वेरिलॉग-टू-रूटिंग

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Verilog to Routing
Developer(s)The VTR Development Team
Stable release
8.0.0 / 24 March 2020; 4 years ago (2020-03-24)
Written inC/C++
Operating systemUnix-like
TypeElectronic Design Automation
LicenseMIT License
Websiteverilogtorouting.org

वेरिलॉग-टू-रूटिंग (वीटीआर) एफपीजीए उपकरणों के लिए एक खुला स्रोत कंप्यूटर एडेड डिजाइन डिजाइन प्रवाह (ईडीए)ईडीए) है।[1][2][3] वीटीआर का मुख्य उद्देश्य अनुसंधान और विकास उद्देश्यों के लिए दिए गए एफपीजीए आर्किटेक्चर पर वेरी लॉग, एक हार्डवेयर विवरण भाषा में वर्णित सर्किट को मैप करना है; लक्षित एफपीजीए आर्किटेक्चर एक उपन्यास आर्किटेक्चर हो सकता है जिसे एक शोधकर्ता एक्सप्लोर करना चाहता है या यह एक उपस्तिथ कमर्शियल एफपीजीए हो सकता है जिसकी आर्किटेक्चर वीटीआर इनपुट फॉर्मेट में कैप्चर की गई है। वीटीआर परियोजना में कई योगदानकर्ता हैं, जिनमें प्रमुख सहयोगी विश्वविद्यालय टोरंटो विश्वविद्यालय, न्यू ब्रंसविक विश्वविद्यालय और कैलिफोर्निया विश्वविद्यालय, बर्कले हैं। अतिरिक्त योगदानकर्ताओं में गूगल, यूटा विश्वविद्यालय, प्रिंसटन विश्वविद्यालय, अल्टेरा, इंटेल, टेक्सास इंस्ट्रूमेंट्स, और एमआईटी लिंकन लैब सम्मिलित हैं।

वीटीआर फ्लो

वीटीआर डिजाइन प्रवाह में सामान्यतः तीन मुख्य घटक अनुप्रयोग होते हैं: ओडीआईएन II जो वेरिलॉग कोड को बर्कले लॉजिक इंटरचेंज फॉर्मेट (बीएलआईएफ) में एक सर्किट में संकलित करता है, जो सर्किट का एक मानव-पठनीय ग्राफ प्रतिनिधित्व है;[4] एबीसी जो ओडीआईएन II द्वारा निर्मित बीएलआईएफ सर्किट का अनुकूलन करता है; और वीपीआर जो दिए गए एफपीजीए आर्किटेक्चर पर अनुकूलित सर्किट को पैक, प्लेस और रूट करता है। कुछ अतिरिक्त वैकल्पिक उपकरण हैं जो वीटीआर आउटपुट को आगे संसाधित कर सकते हैं। उदाहरण के लिए, एफएएसएम एफपीजीए असेंबली टूल वीटीआर प्रवाह के अंत में कुछ व्यावसायिक एफपीजीएs (एक्सिलिनक्स आर्टिक्स और लैटिस आइस40) के लिए प्रोग्रामिंग बिटस्ट्रीम का उत्पादन कर सकता है, जबकि ओपेन एफपीजीए टूल वीटीआर के साथ एकीकृत होकर एक उपन्यास (प्रस्तावित) का एक मानक सेल लेआउट तैयार करता है। एफपीजीए। वीटीआर प्रवाह के पहले (एचडीएल संश्लेषण) चरण के लिए विभिन्न उपकरणों का उपयोग करना भी संभव है; उदाहरण के लिए टाइटन फ्लो [5] एचडीएल को लॉजिक सिंथेसिस स्टेज पर प्रदर्शित करने के लिए क्वार्टस का उपयोग करता है, और फिर प्लेसमेंट और रूटिंग करने के लिए वीपीआर का उपयोग करता है, जबकि वीपीआर प्लेसमेंट और रूटिंग के बाद सिंथेसिस टूल सिम्बिफ़्लो योसिस का उपयोग करता है। ।

ओडीआईएन II

ओडीआईएन II वीटीआर प्रवाह का हार्डवेयर विवरण भाषा संकलक है। यह दिए गए Verilog कोड को बीएलआईएफ सर्किट में बदल देता है, कोड और सर्किट ऑप्टिमाइज़ेशन करता है, सर्किट की कल्पना करता है,[6] और दिए गए आर्किटेक्चर के उपलब्ध हार्ड ब्लॉक्स के लिए लॉजिक की आंशिक मैपिंग करता है। इसके अतिरिक्त, यह सत्यापन के साथ-साथ शक्ति, प्रदर्शन और गर्मी विश्लेषण दोनों के लिए सर्किट के निष्पादन का अनुकरण कर सकता है। ओडीआईएन II का रखरखाव न्यू ब्रंसविक विश्वविद्यालय द्वारा किया जाता है।[7]

एबीसी

एबीसी तर्क अनुकूलन और प्रौद्योगिकी मानचित्रण करके बीएलआईएफ सर्किट का अनुकूलन करता है। एबीसी कैलिफोर्निया विश्वविद्यालय, बर्कले द्वारा बनाए रखा जाता है।[8]

वीपीआर

वर्सेटाइल प्लेस एंड रूट (वीपीआर) वीटीआर का अंतिम घटक है। इसका इनपुट एक बीएलआईएफ सर्किट है, जिसे यह इनपुट एफपीजीए आर्किटेक्चर पर प्लेसमेंट (ईडीए) ईडीए) और रूटिंग (ईडीए) पैक करता है।

पैकिंग के समय, सर्किट के निकटतम और संबंधित लॉजिक तत्वों को एक साथ एफपीजीए के हार्डवेयर से मेल खाते तर्क ब्लॉक में क्लस्टर किया जाता है। प्लेसमेंट के समय, ये लॉजिक ब्लॉक और साथ ही हार्ड ब्लॉक एफपीजीए के उपलब्ध हार्डवेयर संसाधनों को सौंपे जाते हैं। अंत में, राउटिंग के समय ब्लॉक के बीच सिग्नल कनेक्शन बनाए जाते हैं। वीपीआर मुख्य रूप से टोरंटो विश्वविद्यालय द्वारा कई अन्य विश्वविद्यालयों और कंपनियों के योगदान से विकसित किया गया है।[9]

एफएएसएम

एफपीजीए असेंबली (जनरल एफएएसएम) टूल व्यावसायिक आर्किटेक्चर पर वीटीआर कार्यान्वयन (सर्किट की नियुक्ति और रूटिंग) से एक प्रोग्रामिंग बिटस्ट्रीम का उत्पादन करेगा, जिसके लिए एफपीजीए डिवाइस का वर्णन करने वाली पूर्ण वीटीआर आर्किटेक्चर फाइलें तैयार की गई हैं। वर्तमान में इसमें Xilinx आर्टिक्स और जालीदार बर्फ40 एफपीजीए परिवार सम्मिलित हैं। यह टूल मुख्य रूप से गूगल द्वारा विकसित किया गया है।

यह भी देखें

संदर्भ

  1. ↑ Murray, Kevin E.; Petelin, Oleg; Zhong, Sheng; Wang, Jia Min; ElDafrawy, Mohamed; Legault, Jean-Philippe; Sha, Eugene; Graham, Aaron G.; Wu, Jean; Walker, Matthew J. P.; Zeng, Hanqing; Patros, Panagiotis; Luu, Jason; Kent, Kenneth B.; Betz, Vaughn (2020). "VTR 8: High Performance CAD and Customizable FPGA Architecture Modelling". ACM Transactions on Reconfigurable Technology and Systems. doi:10.1145/3388617. S2CID 218517896.
  2. ↑ Luu, Jason; Ahmed, Nooruddin; Kent, Kenneth B.; Anderson, Jason; Rose, Jonathan; Betz, Vaughn; Goeders, Jeffrey; Wainberg, Michael; Somerville, Andrew; Yu, Thien; Nasartschuk, Konstantin; Nasr, Miad; Wang, Sen; Liu, Tim (2014). "VTR 7.0: Next Generation Architecture and CAD System for FPGAs". ACM Transactions on Reconfigurable Technology and Systems. 7 (2): 1–30. doi:10.1145/2617593. S2CID 14724049.
  3. ↑ Rose, Jonathan; Luu, Jason; Yu, Chi Wai; Densmore, Opal; Goeders, Jeffrey; Somerville, Andrew; Kent, Kenneth B.; Jamieson, Peter; Anderson, Jason (2012). "The VTR project: Architecture and CAD for FPGAs from verilog to routing". Proceedings of the ACM/SIGDA international symposium on Field Programmable Gate Arrays - FPGA '12. p. 77. doi:10.1145/2145694.2145708. ISBN 9781450311557. S2CID 6971747.
  4. ↑ "बर्कले लॉजिक इंटरचेंज फॉर्मेट (BLIF)". Oct Tools Distribution. 2: 197–247. 1992.
  5. ↑ Murray, Kevin; Whitty, Scott; Liu, Suya; Luu, Jason; Betz, Vaughn (2015). "Timing-Driven Titan: Enabling Large Benchmarks and Exploring the Gap Between Academic and Commercial CAD". ACM Transactions on Reconfigurable Technology and Systems. 8 (2): 10. doi:10.1145/2629579. S2CID 17502221.
  6. ↑ Nasartschuk, Konstantin; Herpers, Rainer; Kent, Kenneth B. (2012). "Visualization support for FPGA architecture exploration". 2012 23rd IEEE International Symposium on Rapid System Prototyping (RSP). pp. 128–134. doi:10.1109/RSP.2012.6380701. ISBN 978-1-4673-2789-3. S2CID 27165710.
  7. ↑ Jamieson, Peter; Kent, Kenneth B.; Gharibian, Farnaz; Shannon, Lesley (2010). "Odin II - an Open-Source Verilog HDL Synthesis Tool for CAD Research". 2010 18th IEEE Annual International Symposium on Field-Programmable Custom Computing Machines. pp. 149–156. doi:10.1109/FCCM.2010.31. ISBN 978-1-4244-7142-3. S2CID 9780102.
  8. ↑ "अनुक्रमिक संश्लेषण और सत्यापन के लिए एक प्रणाली". Berkeley A. B. C. 2009.
  9. ↑ "VPR: A new packing, placement and routing tool for FPGA research". Field-Programmable Logic and Applications. Springer Berlin Heidelberg. 1997.


बाहरी संबंध

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