प्लेसमेंट (इलेक्ट्रॉनिक डिजाइन स्वचालन)

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इलेक्ट्रॉनिक डिजाइन स्वचालन में प्लेसमेंट आवश्यक कदम है - भौतिक डिज़ाइन प्रवाह का वह भाग जो चिप के मुख्य क्षेत्र के अंदर विभिन्न परिपथ घटकों के लिए त्रुटिहीन स्थान निर्दिष्ट करता है। इस प्रकार घटिया प्लेसमेंट असाइनमेंट न केवल एकीकृत परिपथ के प्रदर्शन को प्रभावित करता है, बल्कि अत्यधिक तार-लंबाई का उत्पादन करके इसे गैर-निर्माण योग्य भी बना सकता है, जो उपलब्ध मार्ग (इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन) संसाधनों से परे है। सामान्यतः परिणाम स्वरुप, यह सुनिश्चित करने के लिए अनेक उद्देश्यों को अनुकूलित करते हुए प्लेसर को असाइनमेंट पूर्ण होता है कि परिपथ अपनी प्रदर्शन मांगों को पूर्ण करता है, अतः साथ में, आईसी डिजाइन के प्लेसमेंट और मार्ग चरणों को स्थान और मार्ग के रूप में जाना जाता है।

प्लेसर विधि पुस्तकालय के साथ दिए गए दिए गए संश्लेषित परिपथ नेटलिस्ट को लेता है और वैध प्लेसमेंट विन्यास तैयार करता है। इस प्रकार विन्यास को उपरोक्त उद्देश्यों के अनुसार अनुकूलित किया गया है और सेल आकार परिवर्तित करने और बफरिंग के लिए तैयार किया गया है - स्थिर समय विश्लेषण और सिग्नल अखंडता संतुष्टि के लिए आवश्यक कदम भौतिक डिजाइन प्रक्रिया को पूर्ण करते हुए, घड़ी का पेड़ संश्लेषण और मार्ग (ईडीए) का पालन किया जाता है। इस प्रकार अनेक स्थितियों में, डिज़ाइन समापन प्राप्त होने तक, भौतिक डिज़ाइन प्रवाह के कुछ भागों या संपूर्ण भौतिक प्रवाह को अनेक बार पुनरावृत्त किया जाता है।

सामान्यतः एप्लिकेशन-विशिष्ट एकीकृत परिपथ या एएसआईसी की स्थितियों में, चिप के मुख्य विन्यास क्षेत्र में अनेक निश्चित ऊंचाई वाली पंक्तियां सम्मिलित होती हैं, जिसमें उनके मध्य कुछ या कोई स्थान नहीं होता है। प्रत्येक पंक्ति में अनेक साइटें होती हैं, जिन पर परिपथ घटकों द्वारा कब्जा किया जा सकता है। इस प्रकार निःशुल्क साइट ऐसी साइट होती है जिस पर किसी भी घटक का कब्जा नहीं होता है। चूँकि परिपथ घटक या तो मानक सेल, मैक्रो ब्लॉक या आई/ओ पैड होता हैं। अतः मानक कोशिकाओं की पंक्ति की ऊँचाई के समान्तर निश्चित ऊँचाई होती है, किन्तु उनकी चौड़ाई परिवर्तनशील होती है। इस प्रकार सेल की चौड़ाई साइटों की अभिन्न संख्या है। अतः दूसरी ओर, ब्लॉक सामान्यतः कोशिकाओं से बड़े होते हैं और उनकी भिन्न-भिन्न ऊंचाइयां होती हैं जो अनेक पंक्तियों को फैला सकती है। सामान्यतः कुछ ब्लॉकों में पूर्वनिर्धारित स्थान हो सकते हैं - मान लीजिए पिछली मंजिल नियोजन प्रक्रिया से - जो प्लेसर के कार्य को केवल कक्षों के लिए स्थान निर्दिष्ट करने तक सीमित कर देता है। इस स्थितियों में, ब्लॉकों को सामान्यतः निश्चित ब्लॉकों द्वारा संदर्भित किया जाता है। वैकल्पिक रूप से, कुछ या सभी ब्लॉकों में पूर्वनिर्धारित स्थान नहीं हो सकते हैं। इस स्थितियों में, उन्हें कोशिकाओं के साथ रखा जाता है जिसे सामान्यतः मिश्रित-मोड प्लेसमेंट कहा जाता है।

एएसआईसीएस के अतिरिक्त, क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला (एफपीजीएएस) जैसे गेट एरे संरचनाओं में प्लेसमेंट अपना प्रमुख महत्व रखता है। इस प्रकार एफपीजीएएस में, प्लेसमेंट परिपथ के उप-परिपथ को प्रोग्राम करने योग्य एफपीजीए लॉजिक ब्लॉक में मानचित्र करता है, जो मार्ग के पश्चात् के चरण को पूर्ण करने की गारंटी देता है।

उद्देश्य और बाधाएं

प्लेसमेंट को सामान्यतः विवश अनुकूलन की समस्या के रूप में तैयार किया जाता है। इस प्रकार बाधा नेटलिस्ट में सभी उदाहरणों के मध्य ओवरलैप को हटाने की होती है। अतः अनुकूलन उद्देश्य एकाधिक हो सकते हैं, जिनमें विशिष्ट रूप से निम्न सम्मिलित होते हैं।

  • तार की कुल लंबाई: कुल तार की लंबाई या डिजाइन में सभी तारों की लंबाई के योग को कम करना, अधिकांश उपस्तिथ प्लेसर का प्राथमिक उद्देश्य है। यह न केवल चिप के आकार और इसलिए लागत को कम करने में सहायता करता है, बल्कि विद्युत और देरी को भी कम करता है, जो तार की लंबाई के समानुपाती होते हैं (यह मानता है कि लंबे तारों में अतिरिक्त बफरिंग डाली गई है, अतः सभी आधुनिक डिजाइन प्रवाह ऐसा करते हैं।)
  • समय: किसी चिप का घड़ी का संकेत चक्र उसके सबसे लंबे पथ की देरी से निर्धारित होता है, जिसे सामान्यतः महत्वपूर्ण पथ के रूप में संदर्भित किया जाता है। इस प्रकार प्रदर्शन विनिर्देश को देखते हुए, प्लेसर को यह सुनिश्चित किया जाता है कि अधिकतम निर्दिष्ट विलंब से अधिक विलंब के साथ कोई पथ उपस्तिथ नहीं होता है।
  • संकुलन: जबकि कुल मार्ग संसाधनों को पूर्ण करने के लिए कुल तार की लंबाई को कम करना आवश्यक होता है, अर्थात् चिप के मुख्य क्षेत्र के विभिन्न स्थानीय क्षेत्रों के अंदर मार्ग संसाधनों को पूर्ण करना भी आवश्यक है। इस प्रकार भीड़भाड़ वाले क्षेत्र में अत्यधिक मार्ग डिटोर्स हो सकती है, या सभी मार्गों को पूर्ण करना असंभव हो सकता है।
  • पावर: विद्युत न्यूनतमकरण में सामान्यतः सेल घटकों के स्थानों को वितरित करना सम्मिलित होता है जिससे कि समग्र विद्युत की खपत को कम किया जा सकता है, अतः गर्म स्थानों को कम किया जा सकता है और तापमान में उतार-चढ़ाव को सुचारू किया जा सकता है।
  • द्वितीयक उद्देश्य प्लेसमेंट रनटाइम न्यूनतमकरण है।

बुनियादी तकनीकें

प्लेसमेंट को वैश्विक प्लेसमेंट और विस्तृत प्लेसमेंट में विभाजित किया गया है। सामान्यतः वैश्विक प्लेसमेंट साधारण ओवरलैप की अनुमति के साथ वैश्विक स्तर में उचित स्थानों पर सभी उदाहरणों को वितरित करके नाटकीय परिवर्तन प्रस्तुत करता है। इस प्रकार विस्तृत प्लेसमेंट प्रत्येक उदाहरण को बहुत ही सामान्य विन्यास परिवर्तन के साथ समीप के कानूनी स्थान पर स्थानांतरित कर देता है। अतः प्लेसमेंट और समग्र डिजाइन गुणवत्ता वैश्विक प्लेसमेंट प्रदर्शन पर सबसे अधिक निर्भर करता है।

प्रारंभिक समय में, एकीकृत परिपथों की नियुक्ति संयोजन दृष्टिकोण द्वारा नियंत्रित की जाती है। इस प्रकार जब आईसी डिजाइन हजार-गेट पैमाने का होता था, तब टिम्बरवुल्फ़[1] सिम्युलेटेड एनीलिंग[2] जैसी पद्धतियाँ सर्वश्रेष्ठ प्रदर्शन प्रदर्शित करता है। जैसा कि आईसी डिजाइन ने मिलियन-स्तर एकीकरण में प्रवेश किया था, अतः कैपो की भांति पुनरावर्ती हाइपर-ग्राफ विभाजन द्वारा प्लेसमेंट प्राप्त किया गया था।[3][4]

द्विघात प्लेसमेंट ने बाद में गुणवत्ता और स्थिरता दोनों में संयोजी समाधानों से उत्तम प्रदर्शन किया था।[5] इस प्रकार गॉर्डियन पुनरावर्ती विभाजन के माध्यम से भिन्न-भिन्न कोशिकाओं को फैलाते हुए तार लंबाई लागत को द्विघात फलन के रूप में तैयार करता है।[6] सामान्यतः एल्गोरिथ्म मॉडल प्लेसमेंट घनत्व द्विघात लागत फलन में रैखिक शब्द के रूप में और शुद्ध द्विघात प्रोग्रामिंग द्वारा प्लेसमेंट समस्या को हल करता है। अधिकांश आधुनिक द्विघात प्लेसर (क्राफ्टवर्क,[7] फास्टप्लेस,[8] सिमपीएल[9]) इस ढांचे का पालन करते है, अतः प्रत्येक रैखिक घनत्व बल को निर्धारित करने की विधि पर भिन्न-भिन्न अनुमानों के साथ कार्य करता है।

नॉनलाइनियर प्लेसमेंट अन्य श्रेणियों के एल्गोरिदम पर उत्तम प्रदर्शन प्रस्तुत करता है।[10] इस प्रकार इसमें दृष्टिकोण उत्तम त्रुटिहीनता प्राप्त करने के लिए इस प्रकार गुणवत्ता में सुधार प्राप्त करने के लिए पहले मॉडल तार की लम्बाई को घातीय (नॉनलाइनियर) कार्यों और स्थानीय टुकड़े-वार द्विघात कार्यों द्वारा मॉडल करता है। अतः अनुवर्ती शैक्षणिक कार्यों में मुख्य रूप से एप्लेस और एनटीयू प्लेस सम्मिलित है।[11][12]

ई-प्लेस[13] अत्याधुनिक कला वैश्विक प्लेसमेंट एल्गोरिथम की स्थिति है। यह इलेक्ट्रोस्टैटिक क्षेत्र का अनुकरण करके भिन्न-भिन्न उदाहरणों को फैलाता है, जो न्यूनतम गुणवत्ता वाले ओवरहेड का परिचय देता है और इस प्रकार सर्वश्रेष्ठ प्रदर्शन प्राप्त करता है।

यह भी देखें

  • इलेक्ट्रॉनिक डिजाइन स्वचालन
  • डिजाइन प्रवाह (ईडीए)
  • एकीकृत परिपथ डिजाइन
  • फ्लोरप्लान (माइक्रोइलेक्ट्रॉनिक)
  • स्थान और मार्ग

संदर्भ

  1. ↑ S. Kirkpatrick, C. D. G. Jr., and M. P. Vecchi. Optimization by Simulated Annealing. Science, 220(4598):671–680, 1983.
  2. ↑ C. Sechen and A. Sangiovanni-Vincentelli. TimberWolf3.2: A New Standard Cell Placement and Global Routing Package. In DAC, pages 432–439, 1986.
  3. ↑ George Karypis, Rajat Aggarwal, Vipin Kumar, and Shashi Shekhar. Multilevel Hypergraph Partitioning: Applications in VLSI Domain. In DAC, pp. 526 - 529, 1997.
  4. ↑ Caldwell, A.E.; Kahng, A.B.; Markov, I.L. (June 2000). "Can recursive bisection alone produce routable placements?". Proceedings of the 37th Design Automation Conference. pp. 477–482. doi:10.1109/DAC.2000.855358.
  5. ↑ Kleinhans, J.M.; Sigl, G.; Johannes, F.M.; Antreich, K.J. (March 1991). "GORDIAN: VLSI placement by quadratic programming and slicing optimization". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 10 (3): 356–365. doi:10.1109/43.67789. S2CID 15274014.
  6. ↑ H. Eisenmann and F. M. Johannes. Generic Global Placement and Floorplanning. In DAC, pages 269–274, 1998.
  7. ↑ P. Spindler, U. Schlichtmann, and F. M. Johannes. Kraftwerk2 - A Fast Force-Directed Quadratic Placement Approach Using an Accurate Net Model. IEEE TCAD, 27(8):1398–1411, 2008.
  8. ↑ N. Viswanathan, M. Pan, and C. Chu. FastPlace3.0: A Fast Multilevel Quadratic Placement Algorithm with Placement Congestion Control. In ASPDAC, pages 135–140, 2007.
  9. ↑ Kim, M.-C.; Lee D.-J.; Markov I.L. (January 2011). "SimPL: An Effective Placement Algorithm". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 31 (1): 50–60. doi:10.1109/TCAD.2011.2170567. S2CID 47293399.
  10. ↑ W. C. Naylor, R. Donelly, and L. Sha. Non-Linear Optimization System and Method for Wire Length and Delay Optimization for an Automatic Electric Circuit Placer. In US Patent 6301693, 2001.
  11. ↑ A. B. Kahng, S. Reda and Q. Wang, "Architecture and Details of a High Quality, Large-Scale Analytical Placer", In ICCAD 2005, pp. 891-898.
  12. ↑ T.-C. Chen, Z.-W. Jiang, T.-C. Hsu, H.-C. Chen, and Y.-W. Chang. NTUPlace3: An Analytical Placer for Large-Scale Mixed-Size Designs with Preplaced Blocks and Density Constraint. IEEE TCAD, 27(7):1228– 1240, 2008.
  13. ↑ J. Lu, P. Chen, C.-C. Chang, L. Sha, D. J.-S. Huang, C.-C. Teng and C.-K. Cheng, "ePlace: Electrostatics Based Placement Using Nesterov's Method", DAC 2014, pp. 1-6.


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