एलपीडीडीआर

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मोबाइल डीडीआर: सैमसंग K4X2G323PD-8GD8

लो-पावर डबल डेटा रेट (LPDDR), जिसे LPDDR SDRAM के रूप में भी जाना जाता है, एक प्रकार की सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी है जो कम बिजली की खपत करती है और मोबाइल कंप्यूटर और मोबाइल फोन जैसे उपकरणों के लिए लक्षित है। पुराने वेरिएंट को मोबाइल डीडीआर के रूप में भी जाना जाता है, और इसे एमडीडीआर के रूप में संक्षिप्त किया जाता है।

आधुनिक एलपीडीडीआर एसडीआरएएम डीडीआर एसडीआरएएम से अलग है, जिसमें विभिन्न अंतर हैं जो मोबाइल एप्लिकेशन के लिए प्रौद्योगिकी को अधिक उपयुक्त बनाते हैं।[1] LPDDR प्रौद्योगिकी मानकों को DDR मानकों से स्वतंत्र रूप से विकसित किया गया है, LPDDR4X और यहां तक ​​कि LPDDR5 उदाहरण के लिए DDR5 SDRAM से पहले लागू किया जा रहा है और DDR4 SDRAM की तुलना में कहीं अधिक डेटा दरों की पेशकश कर रहा है।

बस की चौड़ाई

Properties of the different LPDDR generations
LPDDR 1 1E 2 2E 3 3E 4 4X 5 5X
Maximum Density (bit) 32 64 64 32 32
Memory array clock (MHz) 200 266 200 266 200 266 200 266 400 533
Prefetch size 2n 4n 8n 16n
Memory densities 64Mb-8Gb 1-32Gb 4-32Gb 4-32Gb
I/O bus clock frequency (MHz) 200 266 400 0533 0800 1067 1600 2133 3200 4267
Data transfer rate (DDR) (MT/s)[lower-alpha 1] 400 533 800 1067 1600 2133 3200 4267 6400 8533
Supply voltage(s) (Volt) 1.8 1.2, 1.8 1.2, 1.8 1.1, 1.8 0.6, 1.1, 1.8 0.5, 1.05, 1.8 0.5, 1.05, 1.8
Command/Address bus 19 bits, SDR 10 bits, DDR 6 bits, SDR 7 bits, DDR
Year ? 2009 2012 2014 2017 2019 2021

मानक एसडीआरएएम के विपरीत, स्थिर उपकरणों और लैपटॉप में उपयोग किया जाता है और आमतौर पर 64-बिट वाइड मेमोरी बस से जुड़ा होता है, एलपीडीडीआर भी 16- या 32-बिट वाइड चैनल की अनुमति देता है।[2] ई संस्करण विनिर्देशों के उन्नत संस्करणों को चिह्नित करते हैं। वे 33% प्रदर्शन को बढ़ावा देने के लिए 266 मेगाहर्ट्ज तक मेमोरी ऐरे को ओवरक्लॉक करने को औपचारिक रूप देते हैं। इन उच्च आवृत्तियों को लागू करने वाले मेमोरी मॉड्यूल का उपयोग Apple मैकबुक और गेमिंग लैपटॉप में किया जाता है।

मानक एसडीआरएएम के साथ, अधिकांश पीढ़ियां आंतरिक प्राप्ति आकार और बाहरी स्थानांतरण गति को दोगुना करती हैं। (DDR4 और LPDDR5 इसके अपवाद हैं।)

पीढ़ी

एलपीडीडीआर (1)

मूल कम-शक्ति डीडीआर (कभी-कभी पूर्वव्यापी रूप से एलपीडीडीआर1 कहा जाता है) डीडीआर एसडीआरएएम का थोड़ा संशोधित रूप है, जिसमें समग्र बिजली खपत को कम करने के लिए कई बदलाव किए गए हैं।

सबसे महत्वपूर्ण रूप से, आपूर्ति वोल्टेज 2.5 से 1.8 V तक कम हो जाता है। अतिरिक्त बचत तापमान-क्षतिपूर्ति रिफ्रेश से आती है (DRAM को कम तापमान पर कम बार रिफ्रेश करने की आवश्यकता होती है), आंशिक ऐरे सेल्फ रिफ्रेश, और एक डीप पावर डाउन मोड जो सभी मेमोरी सामग्री का त्याग करता है। इसके अतिरिक्त, चिप्स छोटे होते हैं, उनके गैर-मोबाइल समकक्षों की तुलना में कम बोर्ड स्थान का उपयोग करते हैं। सैमसंग इलेक्ट्रॉनिक्स और माइक्रोन प्रौद्योगिकी इस तकनीक के दो मुख्य प्रदाता हैं, जिनका उपयोग टैबलेट और फोन उपकरणों जैसे आईफोन 3जीएस, आईपैड (पहली पीढ़ी), सैमसंग गैलेक्सी टैब 7.0 और मोटोरोला ड्रॉयड एक्स में किया जाता है।[3]


एलपीडीडीआर2

सैमसंग K4P4G154EC-FGC1 4Gbit LPDDR2 चिप

2009 में, मानक समूह JEDEC ने JESD209-2 प्रकाशित किया, जिसने अधिक नाटकीय रूप से संशोधित कम-शक्ति वाले DDR इंटरफ़ेस को परिभाषित किया।[4][5]

यह DDR1 या DDR2 SDRAM के साथ संगत नहीं है, लेकिन या तो समायोजित कर सकता है:

  • LPDDR2-S2: 2n प्रीफ़ेच मेमोरी (DDR1 की तरह),
  • LPDDR2-S4: 4n प्रीफेच मेमोरी (जैसे DDR2), या
  • LPDDR2-N: गैर-वाष्पशील (NAND फ़्लैश) मेमोरी।

कुछ अतिरिक्त आंशिक ऐरे रिफ्रेश विकल्पों के साथ लो-पावर स्टेट्स बुनियादी एलपीडीडीआर के समान हैं।

LPDDR-200 से LPDDR-1066 (100 से 533 MHz की क्लॉक फ़्रीक्वेंसी) के लिए टाइमिंग पैरामीटर निर्दिष्ट किए गए हैं।

1.2 V पर काम करते हुए, LPDDR2 कंट्रोल और एड्रेस लाइन को 10-बिट डबल डेटा रेट CA बस पर मल्टीप्लेक्स करता है। आदेश एसडीआरएएम # एसडीआरएएम नियंत्रण संकेतों के समान हैं, सिवाय प्रीचार्ज और बर्स्ट टर्मिनेट ओपकोड के पुन: असाइनमेंट को छोड़कर:

LPDDR2/LPDDR3 command encoding[4]
Operation ↗ Rising clock ↗ ↘ Falling clock ↘
CA0
(RAS)		 CA1
(CAS)		 CA2
(WE)		 CA3
 		 CA4
 		 CA5
 		 CA6
 		 CA7
 		 CA8
 		 CA9
  		CA0
(RAS)		 CA1
(CAS)		 CA2
(WE)		 CA3
 		 CA4
 		 CA5
 		 CA6
 		 CA7
 		 CA8
 		 CA9
 
No operation H H H —
Precharge all banks H H L H H —
Precharge one bank H H L H L — BA0 BA1 BA2 —
Preactive (LPDDR2-N only) H H L H A30 A31 A32 BA0 BA1 BA2 A20 A21 A22 A23 A24 A25 A26 A27 A28 A29
Burst terminate H H L L —
Read (AP=auto-precharge) H L H reserved C1 C2 BA0 BA1 BA2 AP C3 C4 C5 C6 C7 C8 C9 C10 C11
Write (AP=auto-precharge) H L L reserved C1 C2 BA0 BA1 BA2 AP C3 C4 C5 C6 C7 C8 C9 C10 C11
Activate (R0–14=Row address) L H R8 R9 R10 R11 R12 BA0 BA1 BA2 R0 R1 R2 R3 R4 R5 R6 R7 R13 R14
Activate (LPDDR2-N only) L H A15 A16 A17 A18 A19 BA0 BA1 BA2 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14
Refresh all banks (LPDDR2-Sx only) L L H H —
Refresh one bank (round-robin addressing) L L H L —
Mode register read (MA0–7=address) L L L H MA0 MA1 MA2 MA3 MA4 MA5 MA6 MA7 —
Mode register write (OP0–7=data) L L L L MA0 MA1 MA2 MA3 MA4 MA5 MA6 MA7 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7

कॉलम एड्रेस बिट C0 को कभी स्थानांतरित नहीं किया जाता है, और इसे शून्य माना जाता है। बर्स्ट ट्रांसफर इस प्रकार हमेशा सम पते पर शुरू होते हैं।

LPDDR2 में एक सक्रिय-निम्न चिप का चयन भी होता है (जब उच्च होता है, तो सब कुछ एक NOP होता है) और क्लॉक सक्षम CKE सिग्नल होता है, जो SDRAM की तरह काम करता है। एसडीआरएएम की तरह, सीकेई को पहले गिराए जाने वाले चक्र पर भेजा गया आदेश पावर-डाउन स्थिति का चयन करता है:

  • यदि चिप सक्रिय है, तो यह जगह में जम जाती है।
  • यदि कमांड NOP है (CS low या CA0–2 = HHH), चिप बेकार हो जाती है।
  • यदि कमांड एक रिफ्रेश कमांड (CA0–2 = LLH) है, तो चिप सेल्फ-रिफ्रेश स्थिति में प्रवेश करती है।
  • यदि कमांड एक बर्स्ट टर्मिनेट (CA0–2 = HHL) है, तो चिप डीप पावर-डाउन अवस्था में प्रवेश करती है। (छोड़ते समय एक पूर्ण रीसेट अनुक्रम आवश्यक है।)

पारंपरिक एसडीआरएएम की तुलना में 8-बिट एड्रेस स्पेस और उन्हें वापस पढ़ने की क्षमता के साथ मोड रजिस्टरों का बहुत विस्तार किया गया है। हालांकि एक सीरियल उपस्थिति से छोटा EEPROM का पता लगाता है, एक की आवश्यकता को समाप्त करने के लिए पर्याप्त जानकारी शामिल है।

4 gigabit से छोटे S2 डिवाइस और 1 Gbit से छोटे S4 डिवाइस में केवल चार बैंक हैं। वे BA2 सिग्नल की उपेक्षा करते हैं, और प्रति बैंक रिफ्रेश का समर्थन नहीं करते हैं।

गैर-वाष्पशील मेमोरी डिवाइस रिफ्रेश कमांड का उपयोग नहीं करते हैं, और एड्रेस बिट्स A20 और ऊपर को ट्रांसफर करने के लिए प्रीचार्ज कमांड को फिर से असाइन करते हैं। निम्न-क्रम बिट्स (A19 और नीचे) निम्नलिखित सक्रिय कमांड द्वारा स्थानांतरित किए जाते हैं। यह चयनित पंक्ति को मेमोरी सरणी से 4 या 8 (बीए बिट्स द्वारा चयनित) पंक्ति डेटा बफर में स्थानांतरित करता है, जहां उन्हें रीड कमांड द्वारा पढ़ा जा सकता है। DRAM के विपरीत, बैंक एड्रेस बिट्स मेमोरी एड्रेस का हिस्सा नहीं होते हैं; कोई भी पता किसी भी पंक्ति डेटा बफर में स्थानांतरित किया जा सकता है। स्मृति के प्रकार के आधार पर एक पंक्ति डेटा बफर 32 से 4096 बाइट लंबा हो सकता है। 32 बाइट से बड़ी पंक्तियाँ सक्रिय कमांड में कुछ निम्न-क्रम पता बिट्स को अनदेखा करती हैं। 4096 बाइट्स से छोटी पंक्तियाँ रीड कमांड में कुछ उच्च-क्रम के एड्रेस बिट्स को अनदेखा करती हैं।

गैर-वाष्पशील मेमोरी डेटा बफ़र्स को पंक्तिबद्ध करने के लिए राइट कमांड का समर्थन नहीं करती है। बल्कि, एक विशेष पता क्षेत्र में नियंत्रण रजिस्टरों की एक श्रृंखला पढ़ने और लिखने के आदेशों का समर्थन करती है, जिसका उपयोग स्मृति सरणी को मिटाने और प्रोग्राम करने के लिए किया जा सकता है।

LPDDR3

मई 2012 में, JEDEC ने JESD209-3 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया।[6][7][8] LPDDR2 की तुलना में, LPDDR3 उच्च डेटा दर, अधिक बैंडविड्थ और पावर दक्षता और उच्च मेमोरी घनत्व प्रदान करता है। LPDDR3 1600 MT/s की डेटा दर प्राप्त करता है और प्रमुख नई तकनीकों का उपयोग करता है: राइट-लेवलिंग और कमांड/एड्रेस प्रशिक्षण,[9] वैकल्पिक ऑन-डाई टर्मिनेशन (ODT), और लो-I/O कैपेसिटेंस। LPDDR3 पैकेज-ऑन-पैकेज (PoP) और असतत पैकेजिंग प्रकार दोनों का समर्थन करता है।

कमांड एन्कोडिंग LPDDR2 के समान है, जिसमें 10-बिट डबल डेटा दर CA बस का उपयोग किया गया है।[7]हालाँकि, मानक केवल 8n-prefetch DRAM निर्दिष्ट करता है, और इसमें फ्लैश मेमोरी कमांड शामिल नहीं है।

LPDDR3 का उपयोग करने वाले उत्पादों में 2013 MacBook Air, iPhone 5S, iPhone 6, Nexus 10, Samsung Galaxy S4 (GT-I9500) और Microsoft Surface Pro 3 शामिल हैं।[10] LPDDR3 2013 में मुख्यधारा में आ गया, 800 MHz DDR (1600 MT/s) पर चल रहा था, जो 2011 में PC3-12800 SODIMM (12.8 GB/s बैंडविड्थ) के तुलनीय बैंडविड्थ की पेशकश करता था।[11] इस बैंडविड्थ को प्राप्त करने के लिए, नियंत्रक को दोहरे चैनल मेमोरी को लागू करना होगा। उदाहरण के लिए, यह Exynos 5 Dual का मामला है[12] और 5 ऑक्टा।[13] LPDDR3e नामक विनिर्देश का उन्नत संस्करण डेटा दर को 2133 MT/s तक बढ़ा देता है। सैमसंग इलेक्ट्रॉनिक्स ने पहला 4 गीगाबिट 20 एनएम-श्रेणी का एलपीडीडीआर3 मॉड्यूल पेश किया, जो 2,133 एमटी/एस तक डेटा संचारित करने में सक्षम है, जो पुराने एलपीडीडीआर2 के प्रदर्शन से दोगुना है, जो केवल 800 एमटी/एस के लिए सक्षम है।[14] विभिन्न निर्माताओं के विभिन्न सिस्टम ऑन चिप भी मूल रूप से 800 मेगाहर्ट्ज LPDDR3 RAM का समर्थन करते हैं। इनमें क्वालकॉम से स्नैपड्रैगन (चिप पर सिस्टम) 600 और 800 शामिल हैं[15] साथ ही Exynos (चिप पर सिस्टम) और Allwinner Technology सीरीज़ के कुछ SoCs।

एलपीडीडीआर4

14 मार्च 2012 को, JEDEC ने यह पता लगाने के लिए एक सम्मेलन की मेजबानी की कि भविष्य की मोबाइल डिवाइस आवश्यकताएं LPDDR4 जैसे आगामी मानकों को कैसे संचालित करेंगी।[16] 30 दिसंबर 2013 को, सैमसंग ने घोषणा की कि उसने पहला 20 एनएम-श्रेणी 8 गीगाबिट (1 जीबी) एलपीडीडीआर4 विकसित किया है जो 3,200 एमटी/एस पर डेटा संचारित करने में सक्षम है, इस प्रकार सबसे तेज़ एलपीडीडीआर3 की तुलना में 50 प्रतिशत अधिक प्रदर्शन प्रदान करता है और लगभग 40 प्रतिशत कम खपत करता है। 1.1 वोल्ट पर ऊर्जा।[17][18] 25 अगस्त 2014 को, JEDEC ने JESD209-4 LPDDR4 लो पावर मेमोरी डिवाइस स्टैंडर्ड प्रकाशित किया।[19][20]

महत्वपूर्ण परिवर्तनों में शामिल हैं:

  • इंटरफ़ेस की गति को दोगुना करना, और कई परिणामी विद्युत परिवर्तन, जिसमें I / O मानक को लो-वोल्टेज स्विंग-टर्मिनेटेड लॉजिक (LVSTL) में बदलना शामिल है।
  • आंतरिक प्रीफ़ेच आकार, और न्यूनतम स्थानांतरण आकार को दोगुना करना
  • 10-बिट DDR कमांड/एड्रेस बस से 6-बिट SDR बस में बदलें
  • एक 32-बिट चौड़ी बस से दो स्वतंत्र 16-बिट चौड़ी बस में बदलें
  • सेल्फ-रिफ्रेश को सीकेई लाइन द्वारा नियंत्रित किए जाने के बजाय समर्पित कमांड द्वारा सक्षम किया जाता है

मानक एसडीआरएएम पैकेज को परिभाषित करता है जिसमें दो स्वतंत्र 16-बिट एक्सेस चैनल होते हैं, प्रत्येक दो डाई (एकीकृत सर्किट) प्रति पैकेज से जुड़ा होता है। प्रत्येक चैनल 16 डेटा बिट्स चौड़ा है, इसका अपना नियंत्रण/पता पिन है, और DRAM के 8 बैंकों तक पहुंच की अनुमति देता है। इस प्रकार, पैकेज को तीन तरीकों से जोड़ा जा सकता है:

  • डेटा लाइन और नियंत्रण 16-बिट डेटा बस के समानांतर में जुड़ा हुआ है, और केवल चिप प्रति चैनल स्वतंत्र रूप से जुड़ा हुआ है।
  • 32-बिट वाइड डेटा बस के दो हिस्सों में, और चिप चयन सहित समानांतर में नियंत्रण रेखाएँ।
  • दो स्वतंत्र 16-बिट वाइड डेटा बसों के लिए

प्रत्येक डाई प्रत्येक चैनल को आधा, 4, 6, 8, 12 या 16 गीगाबिट मेमोरी प्रदान करता है। इस प्रकार, प्रत्येक बैंक एक सोलहवां डिवाइस आकार है। यह 16384-बिट (2048-बाइट) पंक्तियों की उचित संख्या (16 किलोबाइट से 64 के) में व्यवस्थित है। 24 और 32 गीगाबिट तक विस्तार की योजना है, लेकिन अभी यह तय नहीं है कि यह पंक्तियों की संख्या, उनकी चौड़ाई, या बैंकों की संख्या बढ़ाकर किया जाएगा।

डबल चौड़ाई (चार चैनल) प्रदान करने वाले बड़े पैकेज और चैनलों की प्रति जोड़ी चार डाइस तक (8 डाइस कुल प्रति पैकेज) भी परिभाषित किए गए हैं।

डेटा को 16 या 32 ट्रांसफर (256 या 512 बिट्स, 32 या 64 बाइट्स, 8 या 16 चक्र डीडीआर) के फटने में एक्सेस किया जाता है। विस्फोट 64-बिट सीमाओं पर शुरू होने चाहिए।

चूंकि घड़ी की आवृत्ति अधिक है और पहले के मानकों की तुलना में न्यूनतम फटने की लंबाई अधिक है, कमांड/एड्रेस बस के बाधा बनने के बिना नियंत्रण संकेतों को अधिक बहुसंकेतन किया जा सकता है। LPDDR4 नियंत्रण और पता लाइनों को 6-बिट एकल डेटा दर CA बस पर मल्टीप्लेक्स करता है। आदेशों को 2 घड़ी चक्रों की आवश्यकता होती है, और एक पते को एन्कोडिंग करने वाले संचालन (जैसे पंक्ति को सक्रिय करना, कॉलम पढ़ना या लिखना) के लिए दो आदेशों की आवश्यकता होती है। उदाहरण के लिए, एक निष्क्रिय चिप से रीड का अनुरोध करने के लिए 8 क्लॉक साइकल लेने वाले चार कमांड की आवश्यकता होती है: एक्टिवेट-1, एक्टिवेट-2, रीड, कैस-2।

चिप सेलेक्ट लाइन (CS) एक्टिव-हाई है। कमांड के पहले चक्र की पहचान चिप सेलेक्ट के उच्च होने से होती है; यह दूसरे चक्र के दौरान कम है।

LPDDR4 command encoding[20]: 151 
First cycle (CS=H) Second cycle (CS=L) Operation
CA5 CA4 CA3 CA2 CA1 CA0 CA5 CA4 CA3 CA2 CA1 CA0
L L L L L L — No operation
H L L L L L 0 OP4 OP3 OP2 OP1 1 Multi-purpose command
AB H L L L L — BA2 BA1 BA0 Precharge (AB=all banks)
AB L H L L L — BA2 BA1 BA0 Refresh (AB=All banks)
— H H L L L — Self-refresh entry
BL L L H L L AP C9 — BA2 BA1 BA0 Write-1 (+CAS-2)
— H L H L L — Self-refresh exit
0 L H H L L AP C9 — BA2 BA1 BA0 Masked Write-1 (+CAS-2)
— H H H L L — (reserved)
BL L L L H L AP C9 — BA2 BA1 BA0 Read-1 (+CAS-2)
C8 H L L H L C7 C6 C5 C4 C3 C2 CAS-2
— H L H L — (reserved)
OP7 L L H H L MA5 MA4 MA3 MA2 MA1 MA0 Mode Register Write-1 and -2
MA=Address, OP=Data
OP6 H L H H L OP5 OP4 OP3 OP2 OP1 OP0
— L H H H L MA5 MA4 MA3 MA2 MA1 MA0 Mode Register Read (+CAS-2)
— H H H H L — (reserved)
R15 R14 R13 R12 L H R11 R10 R16 BA2 BA1 BA0 Activate-1 and -2
R9 R8 R7 R6 H H R5 R4 R3 R2 R1 R0

CAS-2 कमांड का उपयोग उन सभी कमांड के दूसरे भाग के रूप में किया जाता है जो डेटा बस में ट्रांसफर करते हैं, और लो-ऑर्डर कॉलम एड्रेस बिट्स प्रदान करते हैं:

  • रीड कमांड्स को एक कॉलम एड्रेस पर शुरू होना चाहिए जो कि 4 का मल्टीपल है; मेमोरी में गैर-शून्य C0 या C1 एड्रेस बिट को संप्रेषित करने का कोई प्रावधान नहीं है।
  • लिखने के आदेश एक स्तंभ पते पर शुरू होने चाहिए जो कि 16 का एक गुणक है; राइट कमांड के लिए C2 और C3 शून्य होना चाहिए।
  • मोड रजिस्टर रीड और कुछ बहुउद्देश्यीय कमांड को CAS-2 कमांड द्वारा भी पालन किया जाना चाहिए, हालांकि सभी कॉलम बिट्स शून्य (निम्न) होने चाहिए।

बर्स्ट लंबाई को 16, 32, या पढ़ने और लिखने के बीएल बिट द्वारा गतिशील रूप से चयन करने योग्य होने के लिए कॉन्फ़िगर किया जा सकता है।

एक डीएमआई (डेटा मास्क/इनवर्ट) सिग्नल प्रत्येक 8 डेटा लाइनों के साथ जुड़ा हुआ है, और इसका उपयोग डेटा ट्रांसफर के दौरान उच्च संचालित बिट्स की संख्या को कम करने के लिए किया जा सकता है। उच्च होने पर, अन्य 8 बिट्स ट्रांसमीटर और रिसीवर दोनों द्वारा पूरक होते हैं। यदि एक बाइट में पाँच या अधिक 1 बिट हैं, तो DMI सिग्नल को तीन या उससे कम डेटा लाइनों के साथ उच्च चलाया जा सकता है। चूंकि सिग्नल लाइनें कम समाप्त होती हैं, इससे बिजली की खपत कम हो जाती है।

(एक वैकल्पिक उपयोग, जहां DMI का उपयोग उन डेटा लाइनों की संख्या को सीमित करने के लिए किया जाता है जो प्रत्येक स्थानांतरण पर अधिकतम 4 पर टॉगल करती हैं, क्रॉसस्टॉक को कम करती हैं। इसका उपयोग मेमोरी कंट्रोलर द्वारा लिखने के दौरान किया जा सकता है, लेकिन मेमोरी उपकरणों द्वारा समर्थित नहीं है।)

पढ़ने और लिखने के लिए डेटा बस उलटा अलग से सक्षम किया जा सकता है। नकाबपोश राइट्स (जिनके पास एक अलग कमांड कोड है) के लिए, DMI सिग्नल का संचालन इस बात पर निर्भर करता है कि राइट इनवर्जन सक्षम है या नहीं।

  • यदि लिखने पर डीबीआई अक्षम है, डीएमआई पर एक उच्च स्तर इंगित करता है कि संबंधित डेटा बाइट को अनदेखा किया जाना है और लिखा नहीं जाना है
  • यदि डीबीआई ऑन राइट्स सक्षम है, तो डीएमआई पर एक निम्न स्तर, 5 या अधिक बिट्स सेट के साथ डेटा बाइट के साथ संयुक्त, डेटा बाइट को अनदेखा करने और लिखे जाने का संकेत नहीं देता है।

LPDDR4 में आसन्न पंक्तियों पर पंक्ति हथौड़ा के कारण भ्रष्टाचार से बचने के लिए लक्षित पंक्ति ताज़ा करने के लिए एक तंत्र भी शामिल है। तीन सक्रिय/प्रीचार्ज अनुक्रमों का एक विशेष अनुक्रम उस पंक्ति को निर्दिष्ट करता है जो डिवाइस-निर्दिष्ट सीमा (200,000 से 700,000 प्रति ताज़ा चक्र) की तुलना में अधिक बार सक्रिय किया गया था। आंतरिक रूप से, डिवाइस एक्टिव कमांड में निर्दिष्ट एक के बजाय शारीरिक रूप से आधारित रेंडरिंग सन्निकट पंक्तियों को ताज़ा करता है।[21][20]: 153–54 


एलपीडीडीआर4एक्स

सैमसंग इलेक्ट्रॉनिक्स ने एक LPDDR4 वैरिएंट प्रस्तावित किया जिसे उसने LPDDR4X कहा।[22]: 11  LPDDR4X LPDDR4 के समान है, सिवाय इसके कि I/O वोल्टेज (Vddq) को 1.1 V से 0.6 V तक कम करके अतिरिक्त बिजली बचाई जाती है। 9 जनवरी 2017 को, SK Hynix ने 8 और 16 GB LPDDR4X पैकेज की घोषणा की।[23][24] JEDEC ने 8 मार्च 2017 को LPDDR4X मानक प्रकाशित किया।[25] कम वोल्टेज के अलावा, अतिरिक्त सुधारों में छोटे अनुप्रयोगों के लिए सिंगल-चैनल डाई विकल्प, नए MCP, PoP और IoT पैकेज, और उच्चतम 4266 MT/s स्पीड ग्रेड के लिए अतिरिक्त डेफिनिशन और टाइमिंग सुधार शामिल हैं।

एलपीडीडीआर5

19 फरवरी 2019 को, JEDEC ने JESD209-5, स्टैंडर्ड फॉर लो पावर डबल डेटा रेट 5 (LPDDR5) प्रकाशित किया।[26] सैमसंग ने घोषणा की कि उसके पास जुलाई 2018 में प्रोटोटाइप LPDDR5 चिप्स काम कर रहे हैं। LPDDR5 में निम्नलिखित बदलाव पेश किए गए हैं:[27]

  • डेटा अंतरण दर को बढ़ाकर 6400 Mbit/s कर दिया गया है।
  • विभेदक सिग्नलिंग घड़ियों का उपयोग किया जाता है
  • प्रीफैच फिर से दोगुना नहीं होता है, लेकिन 16n रहता है
  • बैंकों की संख्या बढ़ाकर 16 कर दी गई है, जिन्हें चार DDR4 जैसे बैंक समूहों में विभाजित किया गया है
  • बिजली की बचत में सुधार:[26]** डेटा-कॉपी और राइट-एक्स (सभी एक या सभी शून्य) डेटा ट्रांसफर को कम करने का आदेश देते हैं
    • गतिशील आवृत्ति और वोल्टेज स्केलिंग
  • डब्ल्यूसीके एंड रीड स्ट्रोब (आरडीक्यूएस) नामक एक नई क्लॉकिंग वास्तुकला[26]

AMD Van Gogh, Intel Tiger Lake (माइक्रोप्रोसेसर), Apple सिलिकॉन (M1 Pro, M1 Max, M1 Ultra, M2 और A16 Bionic), HiSilicon#Kirin 9000 5G/4G और Kirin 9000E और Qualcomm Snapdragon प्रोसेसर की सूची#Snapdragon 888/888 + 5G (2021) मेमोरी कंट्रोलर LPDDR5 को सपोर्ट करता है।

एलपीडीडीआर5एक्स

28 जुलाई 2021 को, JEDEC ने JESD209-5B, लो पावर डबल डेटा रेट 5X (LPDDR5X) के लिए मानक प्रकाशित किया[28] निम्नलिखित परिवर्तनों के साथ:

  • गति विस्तार 8533 Mbit/s तक
  • TX/RX इक्वलाइजेशन के साथ सिग्नल इंटीग्रिटी में सुधार
  • नए एडेप्टिव रिफ्रेश मैनेजमेंट फीचर के जरिए विश्वसनीयता में सुधार
  • प्रीफैच अभी भी 16n पर LPDDR5 जैसा ही है

9 नवंबर 2021 को, सैमसंग ने घोषणा की कि कंपनी ने उद्योग का पहला LPDDR5x DRAM विकसित किया है। सैमसंग के कार्यान्वयन में 14 एनएम प्रक्रिया नोड पर 16-गीगाबिट (2 जीबी) डाइज शामिल है, जिसमें एक पैकेज में 32 डाइज (64 जीबी) तक के मॉड्यूल शामिल हैं। कंपनी के मुताबिक, नए मॉड्यूल LPDDR5 के मुकाबले 20 फीसदी कम बिजली का इस्तेमाल करेंगे।[29] आनंदटेक के आंद्रेई फ्रुमुसानू के अनुसार, चिप्स और अन्य उत्पादों पर सिस्टम में LPDDR5X उपकरणों की 2023 पीढ़ी के लिए अपेक्षित था।[30] 19 नवंबर 2021 को, माइक्रोन ने घोषणा की कि Mediatek ने Mediatek के डाइमेंशन 9000 5G SoC के लिए अपने LPDDR5X DRAM को मान्य कर दिया है।[31]


टिप्पणियाँ

  1. ↑ Equivalently, Mbit/s/pin.


संदर्भ

  1. ↑ "LPDDR3 कब LPDDR3 नहीं है? जब यह DDR3L है..." Committed to Memory blog. Retrieved 16 July 2021.
  2. ↑ "एलपीडीडीआर". Texas Instruments wiki. Retrieved 10 March 2015.
  3. ↑ Anandtech Samsung Galaxy Tab - The AnandTech Review, 23 December 2010
  4. ↑ 4.0 4.1 JEDEC Standard: Low Power Double Data Rate 2 (LPDDR2) (PDF), JEDEC Solid State Technology Association, February 2010, retrieved 30 December 2010
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