मानक सेल: Difference between revisions
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[[File:Silicon chip 3d.png|right|thumb|300px|तीन धातु परतों के साथ एक छोटे मानक सेल का प्रतिपादन ([[ ढांकता हुआ ]] हटा दिया गया है)। रेत के रंग की संरचनाएं मेटल इंटरकनेक्ट होती हैं, जिसमें लंबवत खंभे संपर्क होते हैं, आमतौर पर टंगस्टन के प्लग होते हैं। लाल रंग की संरचनाएं पॉलीसिलिकॉन | [[File:Silicon chip 3d.png|right|thumb|300px|तीन धातु परतों के साथ एक छोटे मानक सेल का प्रतिपादन ([[ ढांकता हुआ ]] हटा दिया गया है)। रेत के रंग की संरचनाएं मेटल इंटरकनेक्ट होती हैं, जिसमें लंबवत खंभे संपर्क होते हैं, आमतौर पर टंगस्टन के प्लग होते हैं। लाल रंग की संरचनाएं पॉलीसिलिकॉन द्वार हैं, और तल पर ठोस क्रिस्टलीय सिलिकॉन बल्क है।]] | ||
{{jargon|date=September 2014}} | {{jargon|date=September 2014}} | ||
{{For| | {{For|विद्युत संदर्भ (प्रयोगशाला मानक) के रूप में उपयोग की जाने वाली बैटरी|वेस्टन सेल|क्लार्क सेल}} | ||
सेल-आधारित कार्यप्रणाली - सामान्य वर्ग जिससे मानक कोशिकाएं संबंधित हैं | '''''अर्धचालक अभिकल्पना''''' '''''में''''', मानक सेल पद्धति ज्यादातर अंकीय तर्क विशेषताओं के साथ अनुप्रयोग-विशिष्ट एकीकृत परिपथ (एएसआईसी) को अभिकल्पित करने की एक विधि है। मानक सेल पद्धति अभिकल्पना अमूर्तता का एक उदाहरण है, जिससे एक निम्न-स्तरीय बहुत बड़े पैमाने पर एकीकरण [[ वीएलएसआई |वीएलएसआई]] [[ एकीकृत सर्किट लेआउट |एकीकृत परिपथ प्रदर्शन]] एक अमूर्त तर्क प्रतिनिधित्व (जैसे कि एक [[ नकारात्मक और गेट | नकारात्मक और द्वार]] ) में समझाया जाता है। | ||
सेल-आधारित कार्यप्रणाली - सामान्य वर्ग जिससे मानक कोशिकाएं संबंधित हैं,एक प्रारुप के लिए अंकीय अभिकल्पना के उच्च-स्तरीय (तार्किक कार्य) पहलू पर ध्यान केंद्रित करना संभव बनाता है, जबकि दूसरा प्रारुप कार्यान्वयन (भौतिक) पहलू पर ध्यान केंद्रित करता है। अर्धचालक निर्माण प्रगति के साथ, मानक सेल पद्धति ने रूपकारों को एएसआईसी को तुलनात्मक रूप से सरल एकल समारोह आईसी (कई हजार तर्क) से जटिल अनेक-मिलियन तर्क पद्धति-ऑन-ए-खंड (एसओसी) उपकरणों तक स्तर करने में मदद की है। | |||
==एक मानक सेल का निर्माण == | ==एक मानक सेल का निर्माण == | ||
एक मानक सेल ट्रांजिस्टर और इंटरकनेक्ट संरचनाओं का एक समूह है जो एक बूलियन | एक मानक सेल ट्रांजिस्टर और इंटरकनेक्ट संरचनाओं का एक समूह है जो एक बूलियन तर्क फ़ंक्शन (जैसे, [[ और गेट | और द्वार]] , [[ या गेट | या द्वार]] , एक्सओआर, [[ एक्सएनओआर ]], इनवर्टर) या एक स्टोरेज फ़ंक्शन (फ्लिपफ्लॉप या लैच) प्रदान करता है।<ref name="kahng">A. Kahng et al.: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), {{DOI|10.1007/978-90-481-9591-6}}, {{ISBN|978-90-481-9590-9}}, pp. 12-14.</ref> सरलतम कोशिकाएं मौलिक नंद, एनओआर, और एक्सओआर बूलियन फ़ंक्शन का प्रत्यक्ष प्रतिनिधित्व हैं, हालांकि बहुत अधिक जटिलता वाली कोशिकाओं का आमतौर पर उपयोग किया जाता है (जैसे कि 2-बिट [[ योजक (इलेक्ट्रॉनिक्स) ]] | पूर्ण-योजक, या मिश्रित डी-इनपुट फ्लिपफ्लॉप। ) सेल के बूलियन तर्क फंक्शन को इसका तर्कल व्यू कहा जाता है: फंक्शनल बिहेवियर को [[ ट्रुथ टेबल ]] या [[ बूलियन बीजगणित (तर्क) ]]तर्क) इक्वेशन (कॉम्बिनेशन तर्क के लिए), या [[ राज्य संक्रमण तालिका ]] (अनुक्रमिक तर्क के लिए) के रूप में कैप्चर किया जाता है। | ||
आमतौर पर, एक मानक सेल का प्रारंभिक डिज़ाइन ट्रांजिस्टर स्तर पर ट्रांजिस्टर [[ नेटलिस्ट ]] या योजनाबद्ध दृश्य के रूप में विकसित किया जाता है। नेटलिस्ट ट्रांजिस्टर का एक नोडल विवरण है, एक दूसरे से उनके कनेक्शन का, और बाहरी वातावरण में उनके टर्मिनलों (बंदरगाहों) का। कई अलग-अलग [[ कंप्यूटर एडेड डिजाइन ]] (CAD) या [[ इलेक्ट्रॉनिक डिजाइन स्वचालन ]] ( | आमतौर पर, एक मानक सेल का प्रारंभिक डिज़ाइन ट्रांजिस्टर स्तर पर ट्रांजिस्टर [[ नेटलिस्ट ]] या योजनाबद्ध दृश्य के रूप में विकसित किया जाता है। नेटलिस्ट ट्रांजिस्टर का एक नोडल विवरण है, एक दूसरे से उनके कनेक्शन का, और बाहरी वातावरण में उनके टर्मिनलों (बंदरगाहों) का। कई अलग-अलग [[ कंप्यूटर एडेड डिजाइन | कंप्यूटर एडेड अभिकल्पना]] (CAD) या [[ इलेक्ट्रॉनिक डिजाइन स्वचालन | इलेक्ट्रॉनिक अभिकल्पना स्वचालन]] (ईडीए) प्रोग्राम के साथ एक योजनाबद्ध दृश्य उत्पन्न किया जा सकता है जो इस नेटलिस्ट जनरेशन प्रक्रिया के लिए एक [[ ग्राफिकल यूज़र इंटरफ़ेस ]] (GUI) प्रदान करता है। रूपकार अतिरिक्त सीएडी कार्यक्रमों का उपयोग करते हैं, जैसे कि [[ मसाला ]], नेटलिस्ट के इलेक्ट्रॉनिक व्यवहार को अनुकरण करने के लिए, इनपुट उत्तेजना (वोल्टेज या वर्तमान तरंगों) की घोषणा करके और फिर परिपथ के समय डोमेन (एनालॉग) प्रतिक्रिया की गणना करके। सिमुलेशन सत्यापित करते हैं कि क्या नेटलिस्ट वांछित फ़ंक्शन को लागू करता है और अन्य प्रासंगिक मापदंडों की भविष्यवाणी करता है, जैसे कि बिजली की खपत या संकेत के प्रसार में देरी। | ||
चूंकि तार्किक और नेटलिस्ट दृश्य केवल सार (बीजगणितीय) अनुकरण के लिए उपयोगी होते हैं, न कि उपकरण निर्माण के लिए, मानक सेल का भौतिक प्रतिनिधित्व भी डिज़ाइन किया जाना चाहिए। इसे लेआउट व्यू भी कहा जाता है, यह सामान्य डिज़ाइन अभ्यास में डिज़ाइन एब्स्ट्रैक्शन का निम्नतम स्तर है। निर्माण के दृष्टिकोण से, मानक सेल का वीएलएसआई लेआउट सबसे महत्वपूर्ण दृश्य है, क्योंकि यह मानक सेल के वास्तविक निर्माण ब्लूप्रिंट के सबसे करीब है। लेआउट को आधार परतों में व्यवस्थित किया जाता है, जो ट्रांजिस्टर उपकरणों की विभिन्न संरचनाओं के अनुरूप होता है, और तारों की परतों और परतों के माध्यम से इंटरकनेक्ट होता है, जो ट्रांजिस्टर संरचनाओं के टर्मिनलों को एक साथ जोड़ता है।<ref name="kahng" />इंटरकनेक्ट वायरिंग परतें आमतौर पर क्रमांकित होती हैं और प्रत्येक अनुक्रमिक परत के बीच विशिष्ट कनेक्शन का प्रतिनिधित्व करने वाली परतों के माध्यम से विशिष्ट होती हैं। [[ डिजाइन स्वचालन ]] के प्रयोजनों के लिए गैर-विनिर्माण परतें भी एक लेआउट में मौजूद हो सकती हैं, लेकिन प्लेस और रूट (पीएनआर) सीएडी कार्यक्रमों के लिए स्पष्ट रूप से उपयोग की जाने वाली कई परतें अक्सर एक अलग लेकिन समान सार दृश्य में शामिल होती हैं। सार दृश्य में अक्सर लेआउट की तुलना में बहुत कम जानकारी होती है और इसे [[ लेआउट निष्कर्षण प्रारूप ]] (एलईएफ) फ़ाइल या समकक्ष के रूप में पहचाना जा सकता है। | चूंकि तार्किक और नेटलिस्ट दृश्य केवल सार (बीजगणितीय) अनुकरण के लिए उपयोगी होते हैं, न कि उपकरण निर्माण के लिए, मानक सेल का भौतिक प्रतिनिधित्व भी डिज़ाइन किया जाना चाहिए। इसे लेआउट व्यू भी कहा जाता है, यह सामान्य डिज़ाइन अभ्यास में डिज़ाइन एब्स्ट्रैक्शन का निम्नतम स्तर है। निर्माण के दृष्टिकोण से, मानक सेल का वीएलएसआई लेआउट सबसे महत्वपूर्ण दृश्य है, क्योंकि यह मानक सेल के वास्तविक निर्माण ब्लूप्रिंट के सबसे करीब है। लेआउट को आधार परतों में व्यवस्थित किया जाता है, जो ट्रांजिस्टर उपकरणों की विभिन्न संरचनाओं के अनुरूप होता है, और तारों की परतों और परतों के माध्यम से इंटरकनेक्ट होता है, जो ट्रांजिस्टर संरचनाओं के टर्मिनलों को एक साथ जोड़ता है।<ref name="kahng" />इंटरकनेक्ट वायरिंग परतें आमतौर पर क्रमांकित होती हैं और प्रत्येक अनुक्रमिक परत के बीच विशिष्ट कनेक्शन का प्रतिनिधित्व करने वाली परतों के माध्यम से विशिष्ट होती हैं। [[ डिजाइन स्वचालन | अभिकल्पना स्वचालन]] के प्रयोजनों के लिए गैर-विनिर्माण परतें भी एक लेआउट में मौजूद हो सकती हैं, लेकिन प्लेस और रूट (पीएनआर) सीएडी कार्यक्रमों के लिए स्पष्ट रूप से उपयोग की जाने वाली कई परतें अक्सर एक अलग लेकिन समान सार दृश्य में शामिल होती हैं। सार दृश्य में अक्सर लेआउट की तुलना में बहुत कम जानकारी होती है और इसे [[ लेआउट निष्कर्षण प्रारूप ]] (एलईएफ) फ़ाइल या समकक्ष के रूप में पहचाना जा सकता है। | ||
एक लेआउट बनने के बाद, अतिरिक्त सीएडी उपकरण अक्सर कई सामान्य सत्यापन करने के लिए उपयोग किए जाते हैं। यह सत्यापित करने के लिए डिज़ाइन नियम जाँच (DRC) की जाती है कि डिज़ाइन फाउंड्री और अन्य लेआउट आवश्यकताओं को पूरा करता है। एक [[ परजीवी निष्कर्षण ]] (पीईएक्स) तब लेआउट से परजीवी गुणों के साथ एक पीईएक्स-नेटलिस्ट उत्पन्न करने के लिए किया जाता है। उस नेटलिस्ट के नोडल कनेक्शन की तुलना लेआउट बनाम योजनाबद्ध (एलवीएस) प्रक्रिया के साथ योजनाबद्ध नेटलिस्ट से की जाती है ताकि यह सत्यापित किया जा सके कि कनेक्टिविटी मॉडल समकक्ष हैं।<ref name="kahng2">A. Kahng et al.: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), {{DOI|10.1007/978-90-481-9591-6}}, {{ISBN|978-90-481-9590-9}}, p. 10.</ref> | एक लेआउट बनने के बाद, अतिरिक्त सीएडी उपकरण अक्सर कई सामान्य सत्यापन करने के लिए उपयोग किए जाते हैं। यह सत्यापित करने के लिए डिज़ाइन नियम जाँच (DRC) की जाती है कि डिज़ाइन फाउंड्री और अन्य लेआउट आवश्यकताओं को पूरा करता है। एक [[ परजीवी निष्कर्षण ]] (पीईएक्स) तब लेआउट से परजीवी गुणों के साथ एक पीईएक्स-नेटलिस्ट उत्पन्न करने के लिए किया जाता है। उस नेटलिस्ट के नोडल कनेक्शन की तुलना लेआउट बनाम योजनाबद्ध (एलवीएस) प्रक्रिया के साथ योजनाबद्ध नेटलिस्ट से की जाती है ताकि यह सत्यापित किया जा सके कि कनेक्टिविटी मॉडल समकक्ष हैं।<ref name="kahng2">A. Kahng et al.: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), {{DOI|10.1007/978-90-481-9591-6}}, {{ISBN|978-90-481-9590-9}}, p. 10.</ref> | ||
PEX-netlist को फिर से अनुकरण किया जा सकता है (क्योंकि इसमें परजीवी गुण होते हैं) अधिक सटीक समय, शक्ति और शोर मॉडल प्राप्त करने के लिए। इन मॉडलों को अक्सर [[ Synopsys ]] लिबर्टी प्रारूप में चित्रित (निहित) किया जाता है, लेकिन अन्य [[ Verilog ]] प्रारूपों का भी उपयोग किया जा सकता है। | PEX-netlist को फिर से अनुकरण किया जा सकता है (क्योंकि इसमें परजीवी गुण होते हैं) अधिक सटीक समय, शक्ति और शोर मॉडल प्राप्त करने के लिए। इन मॉडलों को अक्सर [[ Synopsys ]] लिबर्टी प्रारूप में चित्रित (निहित) किया जाता है, लेकिन अन्य [[ Verilog ]] प्रारूपों का भी उपयोग किया जा सकता है। | ||
अंत में, शक्तिशाली प्लेस एंड रूट (पीएनआर) | अंत में, शक्तिशाली प्लेस एंड रूट (पीएनआर) उपकरण का उपयोग सब कुछ एक साथ खींचने और उच्च स्तरीय डिज़ाइन नेटलिस्ट और फ्लोर-प्लान से स्वचालित फैशन में बहुत [[ बड़े पैमाने पर एकीकरण ]] (वीएलएसआई) लेआउट को संश्लेषित (उत्पन्न) करने के लिए किया जा सकता है। | ||
इसके अतिरिक्त, सेल दृश्यों और मॉडलों के अन्य पहलुओं को मान्य करने के लिए कई अन्य सीएडी उपकरणों का उपयोग किया जा सकता है। और अन्य फ़ाइलों को विभिन्न उपकरणों का समर्थन करने के लिए बनाया जा सकता है जो अन्य कारणों से मानक कोशिकाओं का उपयोग करते हैं। ये सभी फ़ाइलें जो सभी मानक सेल विविधताओं के उपयोग का समर्थन करने के लिए बनाई गई हैं, सामूहिक रूप से एक मानक सेल लाइब्रेरी के रूप में जानी जाती हैं। | इसके अतिरिक्त, सेल दृश्यों और मॉडलों के अन्य पहलुओं को मान्य करने के लिए कई अन्य सीएडी उपकरणों का उपयोग किया जा सकता है। और अन्य फ़ाइलों को विभिन्न उपकरणों का समर्थन करने के लिए बनाया जा सकता है जो अन्य कारणों से मानक कोशिकाओं का उपयोग करते हैं। ये सभी फ़ाइलें जो सभी मानक सेल विविधताओं के उपयोग का समर्थन करने के लिए बनाई गई हैं, सामूहिक रूप से एक मानक सेल लाइब्रेरी के रूप में जानी जाती हैं। | ||
एक विशिष्ट बूलियन फ़ंक्शन के लिए, कई अलग-अलग कार्यात्मक रूप से समकक्ष ट्रांजिस्टर नेटलिस्ट हैं। इसी तरह, एक विशिष्ट नेटलिस्ट के लिए, कई अलग-अलग लेआउट हैं जो नेटलिस्ट के प्रदर्शन मापदंडों के अनुरूप हैं। डिज़ाइनर की चुनौती मानक सेल के लेआउट (आमतौर पर | एक विशिष्ट बूलियन फ़ंक्शन के लिए, कई अलग-अलग कार्यात्मक रूप से समकक्ष ट्रांजिस्टर नेटलिस्ट हैं। इसी तरह, एक विशिष्ट नेटलिस्ट के लिए, कई अलग-अलग लेआउट हैं जो नेटलिस्ट के प्रदर्शन मापदंडों के अनुरूप हैं। डिज़ाइनर की चुनौती मानक सेल के लेआउट (आमतौर पर परिपथ के डाई क्षेत्र को कम करके) की निर्माण लागत को कम करना है, जबकि अभी भी सेल की गति और शक्ति प्रदर्शन आवश्यकताओं को पूरा करना है। नतीजतन, इस प्रक्रिया में सहायता के लिए डिज़ाइन उपकरण के अस्तित्व के बावजूद, एकीकृत परिपथ लेआउट एक अत्यधिक श्रम-केंद्रित काम है। | ||
==लाइब्रेरी== | ==लाइब्रेरी== | ||
एक मानक सेल लाइब्रेरी निम्न-स्तरीय इलेक्ट्रॉनिक [[ तर्क समारोह ]] जैसे AND, OR, INVERT, फ्लिप-फ्लॉप, लैच और बफ़र्स का एक संग्रह है। इन कोशिकाओं को निश्चित-ऊंचाई, चर-चौड़ाई पूर्ण-कस्टम कोशिकाओं के रूप में महसूस किया जाता है। इन पुस्तकालयों के साथ मुख्य पहलू यह है कि वे एक निश्चित ऊंचाई के हैं, जो उन्हें स्वचालित | एक मानक सेल लाइब्रेरी निम्न-स्तरीय इलेक्ट्रॉनिक [[ तर्क समारोह ]] जैसे AND, OR, INVERT, फ्लिप-फ्लॉप, लैच और बफ़र्स का एक संग्रह है। इन कोशिकाओं को निश्चित-ऊंचाई, चर-चौड़ाई पूर्ण-कस्टम कोशिकाओं के रूप में महसूस किया जाता है। इन पुस्तकालयों के साथ मुख्य पहलू यह है कि वे एक निश्चित ऊंचाई के हैं, जो उन्हें स्वचालित अंकीय लेआउट की प्रक्रिया को आसान बनाते हुए पंक्तियों में रखने में सक्षम बनाता है। सेल आमतौर पर पूर्ण-कस्टम लेआउट को अनुकूलित करते हैं, जो देरी और क्षेत्र को कम करते हैं। | ||
एक विशिष्ट मानक-कोशिका पुस्तकालय में दो मुख्य घटक होते हैं: | एक विशिष्ट मानक-कोशिका पुस्तकालय में दो मुख्य घटक होते हैं: | ||
# लाइब्रेरी डेटाबेस - लेआउट, योजनाबद्ध, प्रतीक, सार, और अन्य तार्किक या अनुकरण विचारों सहित अक्सर कई विचारों से मिलकर बनता है। इससे, कैडेंस एलईएफ प्रारूप, और सिनोप्सिस मिल्कीवे प्रारूप सहित कई प्रारूपों में विभिन्न सूचनाओं को कैप्चर किया जा सकता है, जिसमें सेल लेआउट के बारे में कम जानकारी होती है, जो स्वचालित प्लेस और रूट | # लाइब्रेरी डेटाबेस - लेआउट, योजनाबद्ध, प्रतीक, सार, और अन्य तार्किक या अनुकरण विचारों सहित अक्सर कई विचारों से मिलकर बनता है। इससे, कैडेंस एलईएफ प्रारूप, और सिनोप्सिस मिल्कीवे प्रारूप सहित कई प्रारूपों में विभिन्न सूचनाओं को कैप्चर किया जा सकता है, जिसमें सेल लेआउट के बारे में कम जानकारी होती है, जो स्वचालित प्लेस और रूट उपकरण्स के लिए पर्याप्त होती है। | ||
# समय सार - आम तौर पर [[ लिबर्टी (सात) ]] में, प्रत्येक सेल के लिए कार्यात्मक परिभाषा, समय, शक्ति और शोर जानकारी प्रदान करने के लिए। | # समय सार - आम तौर पर [[ लिबर्टी (सात) ]] में, प्रत्येक सेल के लिए कार्यात्मक परिभाषा, समय, शक्ति और शोर जानकारी प्रदान करने के लिए। | ||
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* वेरिलोग मॉडल या [[ वीएचडीएल-महत्वपूर्ण ]] मॉडल | * वेरिलोग मॉडल या [[ वीएचडीएल-महत्वपूर्ण ]] मॉडल | ||
* परजीवी निष्कर्षण मॉडल | * परजीवी निष्कर्षण मॉडल | ||
* | * अभिकल्पना नियम जाँच नियम डेक | ||
एक उदाहरण एक साधारण XOR | एक उदाहरण एक साधारण XOR तर्क द्वार है, जिसे OR, INVERT और AND द्वार से बनाया जा सकता है। | ||
== मानक सेल का अनुप्रयोग == | == मानक सेल का अनुप्रयोग == | ||
कड़ाई से बोलते हुए, 2-इनपुट NAND या NOR फ़ंक्शन किसी भी मनमाना बूलियन फ़ंक्शन सेट को बनाने के लिए पर्याप्त है। लेकिन आधुनिक एएसआईसी | कड़ाई से बोलते हुए, 2-इनपुट NAND या NOR फ़ंक्शन किसी भी मनमाना बूलियन फ़ंक्शन सेट को बनाने के लिए पर्याप्त है। लेकिन आधुनिक एएसआईसी अभिकल्पना में, मानक-कोशिका पद्धति का अभ्यास कोशिकाओं के एक बड़े पुस्तकालय (या पुस्तकालयों) के साथ किया जाता है। पुस्तकालय में आमतौर पर एक ही तर्क समारोह के कई कार्यान्वयन होते हैं, जो क्षेत्र और गति में भिन्न होते हैं।<ref name="jansen" /> यह किस्म स्वचालित संश्लेषण, स्थान और मार्ग (एसपीआर) उपकरणों की दक्षता को बढ़ाती है। परोक्ष रूप से, यह रूपकार को कार्यान्वयन ट्रेड-ऑफ (क्षेत्र बनाम गति बनाम बिजली की खपत) करने की अधिक स्वतंत्रता देता है। मानक-सेल विवरण के एक पूरे समूह को आमतौर पर तकनीकी पुस्तकालय कहा जाता है।<ref name="jansen" /> | ||
व्यावसायिक रूप से उपलब्ध इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन (ईडीए) उपकरण | व्यावसायिक रूप से उपलब्ध इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन (ईडीए) उपकरण अंकीय एएसआईसी के संश्लेषण, प्लेसमेंट और रूटिंग को स्वचालित करने के लिए प्रौद्योगिकी पुस्तकालयों का उपयोग करते हैं। प्रौद्योगिकी पुस्तकालय को [[ फाउंड्री ]] ऑपरेटर द्वारा विकसित और वितरित किया जाता है। पुस्तकालय (एक अभिकल्पना नेटलिस्ट प्रारूप के साथ) एसपीआर प्रक्रिया के विभिन्न चरणों के बीच अभिकल्पना जानकारी के आदान-प्रदान का आधार है। | ||
=== संश्लेषण === | === संश्लेषण === | ||
टेक्नोलॉजी लाइब्रेरी के सेल | टेक्नोलॉजी लाइब्रेरी के सेल तर्कल व्यू का उपयोग करते हुए, [[ तर्क संश्लेषण ]] उपकरण एएसआईसी के [[ रजिस्टर-हस्तांतरण स्तर ]] (RTL) विवरण को तकनीकी-निर्भर नेटलिस्ट में गणितीय रूप से बदलने की प्रक्रिया करता है। यह प्रक्रिया एक सॉफ्टवेयर कंपाइलर के समान है जो एक उच्च-स्तरीय सी-प्रोग्राम लिस्टिंग को प्रोसेसर-निर्भर असेंबली-लैंग्वेज लिस्टिंग में परिवर्तित करता है। | ||
नेटलिस्ट तार्किक दृश्य स्तर पर | नेटलिस्ट तार्किक दृश्य स्तर पर एएसआईसी डिज़ाइन का मानक-सेल प्रतिनिधित्व है। इसमें स्टैंडर्ड-सेल लाइब्रेरी द्वार्स और द्वार्स के बीच पोर्ट कनेक्टिविटी के उदाहरण शामिल हैं। उचित संश्लेषण तकनीक संश्लेषित नेटलिस्ट और मूल आरटीएल विवरण के बीच गणितीय समानता सुनिश्चित करती है। नेटलिस्ट में कोई अनमैप्ड RTL स्टेटमेंट और डिक्लेरेशन नहीं है। | ||
[[ उच्च स्तरीय संश्लेषण ]] उपकरण सी-स्तरीय मॉडल (सिस्टमसी, एएनएसआई सी/सी++) विवरण को प्रौद्योगिकी-निर्भर नेटलिस्ट में बदलने की प्रक्रिया करता है। | [[ उच्च स्तरीय संश्लेषण ]] उपकरण सी-स्तरीय मॉडल (सिस्टमसी, एएनएसआई सी/सी++) विवरण को प्रौद्योगिकी-निर्भर नेटलिस्ट में बदलने की प्रक्रिया करता है। | ||
=== प्लेसमेंट === | === प्लेसमेंट === | ||
[[ प्लेसमेंट (ईडीए) ]] | [[ प्लेसमेंट (ईडीए) ]] उपकरण एएसआईसी का भौतिक कार्यान्वयन शुरू करता है। एएसआईसी डिज़ाइनर द्वारा प्रदान किए गए 2-डी फ़्लोरप्लान के साथ, प्लेसर उपकरण नेटलिस्ट में प्रत्येक गेट के लिए स्थान निर्दिष्ट करता है। परिणामी गेट्स नेटलिस्ट में नेटलिस्ट के प्रत्येक मानक-कोशिकाओं का भौतिक स्थान होता है, लेकिन गेट्स के टर्मिनलों को एक-दूसरे से कैसे जोड़ा जाता है, इसका एक सार विवरण बरकरार रखता है। | ||
आम तौर पर मानक कोशिकाओं में कम से कम एक आयाम में स्थिर आकार होता है जो उन्हें एकीकृत सर्किट पर पंक्तियों में पंक्तिबद्ध करने की अनुमति देता है। चिप में बड़ी संख्या में पंक्तियाँ होंगी (प्रत्येक पंक्ति के बगल में बिजली और जमीन के साथ) प्रत्येक पंक्ति में वास्तविक डिज़ाइन बनाने वाली विभिन्न कोशिकाओं से भरी होगी। प्लेसर कुछ नियमों का पालन करते हैं: प्रत्येक गेट को डाई मैप पर एक अद्वितीय (अनन्य) स्थान सौंपा गया है। एक दिया गया गेट एक बार रखा गया है, और किसी अन्य गेट के स्थान पर कब्जा या ओवरलैप नहीं कर सकता है। | आम तौर पर मानक कोशिकाओं में कम से कम एक आयाम में स्थिर आकार होता है जो उन्हें एकीकृत सर्किट पर पंक्तियों में पंक्तिबद्ध करने की अनुमति देता है। चिप में बड़ी संख्या में पंक्तियाँ होंगी (प्रत्येक पंक्ति के बगल में बिजली और जमीन के साथ) प्रत्येक पंक्ति में वास्तविक डिज़ाइन बनाने वाली विभिन्न कोशिकाओं से भरी होगी। प्लेसर कुछ नियमों का पालन करते हैं: प्रत्येक गेट को डाई मैप पर एक अद्वितीय (अनन्य) स्थान सौंपा गया है। एक दिया गया गेट एक बार रखा गया है, और किसी अन्य गेट के स्थान पर कब्जा या ओवरलैप नहीं कर सकता है। | ||
== | == अनुमार्गण == | ||
प्लेस्ड- | प्लेस्ड-द्वार्स नेटलिस्ट और लाइब्रेरी के लेआउट व्यू का उपयोग करते हुए, रूटिंग (ईडीए) संकेत कनेक्ट लाइन और पावर सप्लाई लाइन दोनों को जोड़ता है। पूरी तरह से रूट की गई भौतिक नेटलिस्ट में संश्लेषण से द्वार्स की सूची, प्लेसमेंट से प्रत्येक द्वार की नियुक्ति, और रूटिंग से तैयार किए गए इंटरकनेक्ट शामिल हैं। | ||
=== डीआरसी/एलवीएस === | === डीआरसी/एलवीएस === | ||
[[File:Eda-fabrication.PNG|right|thumb|460px|छोटे मानक सेल मेटल इंटरकनेक्ट्स में दिखाई देने वाले नकली लिथोग्राफिक और अन्य निर्माण दोष।]] | [[File:Eda-fabrication.PNG|right|thumb|460px|छोटे मानक सेल मेटल इंटरकनेक्ट्स में दिखाई देने वाले नकली लिथोग्राफिक और अन्य निर्माण दोष।]] | ||
डिज़ाइन नियम जाँच (DRC) और [[ लेआउट बनाम योजनाबद्ध ]] (LVS) सत्यापन प्रक्रियाएँ हैं।<ref name="kahng2" /> आधुनिक डीप-सबमाइक्रोमीटर (130 नैनोमीटर | 0.13 µm और नीचे) पर विश्वसनीय उपकरण निर्माण के लिए ट्रांजिस्टर रिक्ति, धातु परत मोटाई, और शक्ति घनत्व नियमों के सख्त पालन की आवश्यकता होती है। डीआरसी फाउंड्री | डिज़ाइन नियम जाँच (DRC) और [[ लेआउट बनाम योजनाबद्ध ]] (LVS) सत्यापन प्रक्रियाएँ हैं।<ref name="kahng2" /> आधुनिक डीप-सबमाइक्रोमीटर (130 नैनोमीटर | 0.13 µm और नीचे) पर विश्वसनीय उपकरण निर्माण के लिए ट्रांजिस्टर रिक्ति, धातु परत मोटाई, और शक्ति घनत्व नियमों के सख्त पालन की आवश्यकता होती है। डीआरसी फाउंड्री अभिकल्पना नियमों (फाउंड्री ऑपरेटर से) के एक सेट के खिलाफ भौतिक नेटलिस्ट की विस्तृत रूप से तुलना करता है, फिर किसी भी उल्लंघन को चिह्नित करता है। | ||
LVS प्रक्रिया पुष्टि करती है कि लेआउट में संबंधित योजनाबद्ध के समान संरचना है; यह आमतौर पर लेआउट प्रक्रिया का अंतिम चरण है।<ref name="kahng2" />LVS | LVS प्रक्रिया पुष्टि करती है कि लेआउट में संबंधित योजनाबद्ध के समान संरचना है; यह आमतौर पर लेआउट प्रक्रिया का अंतिम चरण है।<ref name="kahng2" />LVS उपकरण एक इनपुट के रूप में एक योजनाबद्ध आरेख और एक लेआउट से निकाले गए दृश्य को लेता है। यह तब प्रत्येक से एक नेटलिस्ट उत्पन्न करता है और उनकी तुलना करता है। नोड्स, पोर्ट और डिवाइस साइजिंग सभी की तुलना की जाती है। यदि वे समान हैं, तो LVS पास हो जाता है और डिज़ाइनर जारी रख सकता है। एलवीएस ट्रांजिस्टर उंगलियों को एक अतिरिक्त चौड़ा ट्रांजिस्टर के समान मानता है। इस प्रकार, समानांतर में 4 ट्रांजिस्टर (प्रत्येक 1 माइक्रोन चौड़ा), एक 4-उंगली 1 माइक्रोन ट्रांजिस्टर, या 4 माइक्रोन ट्रांजिस्टर को एलवीएस उपकरण द्वारा समान देखा जाता है। | ||
.lib फ़ाइलों की कार्यक्षमता SPICE मॉडल से ली जाएगी और .lib फ़ाइल में एक विशेषता के रूप में जोड़ी जाएगी। | .lib फ़ाइलों की कार्यक्षमता SPICE मॉडल से ली जाएगी और .lib फ़ाइल में एक विशेषता के रूप में जोड़ी जाएगी। | ||
== अन्य सेल-आधारित कार्यप्रणाली == | == अन्य सेल-आधारित कार्यप्रणाली == | ||
मानक सेल डिज़ाइन स्वचालन प्रवाह के अधिक सामान्य वर्ग में आता है जिसे सेल-आधारित डिज़ाइन कहा जाता है। [[ संरचित ASIC ]]s, [[ क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला ]], और [[ जटिल प्रोग्रामेबल लॉजिक डिवाइस ]] सेल-आधारित डिज़ाइन पर भिन्नताएँ हैं। डिज़ाइनर के दृष्टिकोण से, सभी समान इनपुट फ्रंट एंड साझा करते हैं: डिज़ाइन का RTL विवरण। हालांकि, तीन तकनीकें एसपीआर प्रवाह (संश्लेषण, स्थान-और-मार्ग) और भौतिक कार्यान्वयन के विवरण में काफी भिन्न हैं। | मानक सेल डिज़ाइन स्वचालन प्रवाह के अधिक सामान्य वर्ग में आता है जिसे सेल-आधारित डिज़ाइन कहा जाता है। [[ संरचित ASIC | संरचित एएसआईसी ]]s, [[ क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला ]], और [[ जटिल प्रोग्रामेबल लॉजिक डिवाइस | जटिल प्रोग्रामेबल तर्क डिवाइस]] सेल-आधारित डिज़ाइन पर भिन्नताएँ हैं। डिज़ाइनर के दृष्टिकोण से, सभी समान इनपुट फ्रंट एंड साझा करते हैं: डिज़ाइन का RTL विवरण। हालांकि, तीन तकनीकें एसपीआर प्रवाह (संश्लेषण, स्थान-और-मार्ग) और भौतिक कार्यान्वयन के विवरण में काफी भिन्न हैं। | ||
== जटिलता माप == | == जटिलता माप == | ||
अंकीय मानक सेल अभिकल्पना ों के लिए, उदाहरण के लिए [[ सीएमओएस ]] में, जटिलता माप के लिए एक सामान्य प्रौद्योगिकी-स्वतंत्र मीट्रिक [[ गेट समकक्ष | द्वार समकक्ष]] | द्वार समकक्ष (जीई) है। | |||
==यह भी देखें== | ==यह भी देखें== | ||
* [[ एकीकृत सर्किट ]] | * [[ एकीकृत सर्किट | एकीकृत परिपथ]] | ||
* [[ सर्किट डिज़ाइन ]] | * [[ सर्किट डिज़ाइन | परिपथ डिज़ाइन]] | ||
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अर्धचालक अभिकल्पना में, मानक सेल पद्धति ज्यादातर अंकीय तर्क विशेषताओं के साथ अनुप्रयोग-विशिष्ट एकीकृत परिपथ (एएसआईसी) को अभिकल्पित करने की एक विधि है। मानक सेल पद्धति अभिकल्पना अमूर्तता का एक उदाहरण है, जिससे एक निम्न-स्तरीय बहुत बड़े पैमाने पर एकीकरण वीएलएसआई एकीकृत परिपथ प्रदर्शन एक अमूर्त तर्क प्रतिनिधित्व (जैसे कि एक नकारात्मक और द्वार ) में समझाया जाता है।
सेल-आधारित कार्यप्रणाली - सामान्य वर्ग जिससे मानक कोशिकाएं संबंधित हैं,एक प्रारुप के लिए अंकीय अभिकल्पना के उच्च-स्तरीय (तार्किक कार्य) पहलू पर ध्यान केंद्रित करना संभव बनाता है, जबकि दूसरा प्रारुप कार्यान्वयन (भौतिक) पहलू पर ध्यान केंद्रित करता है। अर्धचालक निर्माण प्रगति के साथ, मानक सेल पद्धति ने रूपकारों को एएसआईसी को तुलनात्मक रूप से सरल एकल समारोह आईसी (कई हजार तर्क) से जटिल अनेक-मिलियन तर्क पद्धति-ऑन-ए-खंड (एसओसी) उपकरणों तक स्तर करने में मदद की है।
एक मानक सेल का निर्माण
एक मानक सेल ट्रांजिस्टर और इंटरकनेक्ट संरचनाओं का एक समूह है जो एक बूलियन तर्क फ़ंक्शन (जैसे, और द्वार , या द्वार , एक्सओआर, एक्सएनओआर , इनवर्टर) या एक स्टोरेज फ़ंक्शन (फ्लिपफ्लॉप या लैच) प्रदान करता है।[1] सरलतम कोशिकाएं मौलिक नंद, एनओआर, और एक्सओआर बूलियन फ़ंक्शन का प्रत्यक्ष प्रतिनिधित्व हैं, हालांकि बहुत अधिक जटिलता वाली कोशिकाओं का आमतौर पर उपयोग किया जाता है (जैसे कि 2-बिट योजक (इलेक्ट्रॉनिक्स) | पूर्ण-योजक, या मिश्रित डी-इनपुट फ्लिपफ्लॉप। ) सेल के बूलियन तर्क फंक्शन को इसका तर्कल व्यू कहा जाता है: फंक्शनल बिहेवियर को ट्रुथ टेबल या बूलियन बीजगणित (तर्क) तर्क) इक्वेशन (कॉम्बिनेशन तर्क के लिए), या राज्य संक्रमण तालिका (अनुक्रमिक तर्क के लिए) के रूप में कैप्चर किया जाता है।
आमतौर पर, एक मानक सेल का प्रारंभिक डिज़ाइन ट्रांजिस्टर स्तर पर ट्रांजिस्टर नेटलिस्ट या योजनाबद्ध दृश्य के रूप में विकसित किया जाता है। नेटलिस्ट ट्रांजिस्टर का एक नोडल विवरण है, एक दूसरे से उनके कनेक्शन का, और बाहरी वातावरण में उनके टर्मिनलों (बंदरगाहों) का। कई अलग-अलग कंप्यूटर एडेड अभिकल्पना (CAD) या इलेक्ट्रॉनिक अभिकल्पना स्वचालन (ईडीए) प्रोग्राम के साथ एक योजनाबद्ध दृश्य उत्पन्न किया जा सकता है जो इस नेटलिस्ट जनरेशन प्रक्रिया के लिए एक ग्राफिकल यूज़र इंटरफ़ेस (GUI) प्रदान करता है। रूपकार अतिरिक्त सीएडी कार्यक्रमों का उपयोग करते हैं, जैसे कि मसाला , नेटलिस्ट के इलेक्ट्रॉनिक व्यवहार को अनुकरण करने के लिए, इनपुट उत्तेजना (वोल्टेज या वर्तमान तरंगों) की घोषणा करके और फिर परिपथ के समय डोमेन (एनालॉग) प्रतिक्रिया की गणना करके। सिमुलेशन सत्यापित करते हैं कि क्या नेटलिस्ट वांछित फ़ंक्शन को लागू करता है और अन्य प्रासंगिक मापदंडों की भविष्यवाणी करता है, जैसे कि बिजली की खपत या संकेत के प्रसार में देरी।
चूंकि तार्किक और नेटलिस्ट दृश्य केवल सार (बीजगणितीय) अनुकरण के लिए उपयोगी होते हैं, न कि उपकरण निर्माण के लिए, मानक सेल का भौतिक प्रतिनिधित्व भी डिज़ाइन किया जाना चाहिए। इसे लेआउट व्यू भी कहा जाता है, यह सामान्य डिज़ाइन अभ्यास में डिज़ाइन एब्स्ट्रैक्शन का निम्नतम स्तर है। निर्माण के दृष्टिकोण से, मानक सेल का वीएलएसआई लेआउट सबसे महत्वपूर्ण दृश्य है, क्योंकि यह मानक सेल के वास्तविक निर्माण ब्लूप्रिंट के सबसे करीब है। लेआउट को आधार परतों में व्यवस्थित किया जाता है, जो ट्रांजिस्टर उपकरणों की विभिन्न संरचनाओं के अनुरूप होता है, और तारों की परतों और परतों के माध्यम से इंटरकनेक्ट होता है, जो ट्रांजिस्टर संरचनाओं के टर्मिनलों को एक साथ जोड़ता है।[1]इंटरकनेक्ट वायरिंग परतें आमतौर पर क्रमांकित होती हैं और प्रत्येक अनुक्रमिक परत के बीच विशिष्ट कनेक्शन का प्रतिनिधित्व करने वाली परतों के माध्यम से विशिष्ट होती हैं। अभिकल्पना स्वचालन के प्रयोजनों के लिए गैर-विनिर्माण परतें भी एक लेआउट में मौजूद हो सकती हैं, लेकिन प्लेस और रूट (पीएनआर) सीएडी कार्यक्रमों के लिए स्पष्ट रूप से उपयोग की जाने वाली कई परतें अक्सर एक अलग लेकिन समान सार दृश्य में शामिल होती हैं। सार दृश्य में अक्सर लेआउट की तुलना में बहुत कम जानकारी होती है और इसे लेआउट निष्कर्षण प्रारूप (एलईएफ) फ़ाइल या समकक्ष के रूप में पहचाना जा सकता है।
एक लेआउट बनने के बाद, अतिरिक्त सीएडी उपकरण अक्सर कई सामान्य सत्यापन करने के लिए उपयोग किए जाते हैं। यह सत्यापित करने के लिए डिज़ाइन नियम जाँच (DRC) की जाती है कि डिज़ाइन फाउंड्री और अन्य लेआउट आवश्यकताओं को पूरा करता है। एक परजीवी निष्कर्षण (पीईएक्स) तब लेआउट से परजीवी गुणों के साथ एक पीईएक्स-नेटलिस्ट उत्पन्न करने के लिए किया जाता है। उस नेटलिस्ट के नोडल कनेक्शन की तुलना लेआउट बनाम योजनाबद्ध (एलवीएस) प्रक्रिया के साथ योजनाबद्ध नेटलिस्ट से की जाती है ताकि यह सत्यापित किया जा सके कि कनेक्टिविटी मॉडल समकक्ष हैं।[2] PEX-netlist को फिर से अनुकरण किया जा सकता है (क्योंकि इसमें परजीवी गुण होते हैं) अधिक सटीक समय, शक्ति और शोर मॉडल प्राप्त करने के लिए। इन मॉडलों को अक्सर Synopsys लिबर्टी प्रारूप में चित्रित (निहित) किया जाता है, लेकिन अन्य Verilog प्रारूपों का भी उपयोग किया जा सकता है।
अंत में, शक्तिशाली प्लेस एंड रूट (पीएनआर) उपकरण का उपयोग सब कुछ एक साथ खींचने और उच्च स्तरीय डिज़ाइन नेटलिस्ट और फ्लोर-प्लान से स्वचालित फैशन में बहुत बड़े पैमाने पर एकीकरण (वीएलएसआई) लेआउट को संश्लेषित (उत्पन्न) करने के लिए किया जा सकता है।
इसके अतिरिक्त, सेल दृश्यों और मॉडलों के अन्य पहलुओं को मान्य करने के लिए कई अन्य सीएडी उपकरणों का उपयोग किया जा सकता है। और अन्य फ़ाइलों को विभिन्न उपकरणों का समर्थन करने के लिए बनाया जा सकता है जो अन्य कारणों से मानक कोशिकाओं का उपयोग करते हैं। ये सभी फ़ाइलें जो सभी मानक सेल विविधताओं के उपयोग का समर्थन करने के लिए बनाई गई हैं, सामूहिक रूप से एक मानक सेल लाइब्रेरी के रूप में जानी जाती हैं।
एक विशिष्ट बूलियन फ़ंक्शन के लिए, कई अलग-अलग कार्यात्मक रूप से समकक्ष ट्रांजिस्टर नेटलिस्ट हैं। इसी तरह, एक विशिष्ट नेटलिस्ट के लिए, कई अलग-अलग लेआउट हैं जो नेटलिस्ट के प्रदर्शन मापदंडों के अनुरूप हैं। डिज़ाइनर की चुनौती मानक सेल के लेआउट (आमतौर पर परिपथ के डाई क्षेत्र को कम करके) की निर्माण लागत को कम करना है, जबकि अभी भी सेल की गति और शक्ति प्रदर्शन आवश्यकताओं को पूरा करना है। नतीजतन, इस प्रक्रिया में सहायता के लिए डिज़ाइन उपकरण के अस्तित्व के बावजूद, एकीकृत परिपथ लेआउट एक अत्यधिक श्रम-केंद्रित काम है।
लाइब्रेरी
एक मानक सेल लाइब्रेरी निम्न-स्तरीय इलेक्ट्रॉनिक तर्क समारोह जैसे AND, OR, INVERT, फ्लिप-फ्लॉप, लैच और बफ़र्स का एक संग्रह है। इन कोशिकाओं को निश्चित-ऊंचाई, चर-चौड़ाई पूर्ण-कस्टम कोशिकाओं के रूप में महसूस किया जाता है। इन पुस्तकालयों के साथ मुख्य पहलू यह है कि वे एक निश्चित ऊंचाई के हैं, जो उन्हें स्वचालित अंकीय लेआउट की प्रक्रिया को आसान बनाते हुए पंक्तियों में रखने में सक्षम बनाता है। सेल आमतौर पर पूर्ण-कस्टम लेआउट को अनुकूलित करते हैं, जो देरी और क्षेत्र को कम करते हैं।
एक विशिष्ट मानक-कोशिका पुस्तकालय में दो मुख्य घटक होते हैं:
- लाइब्रेरी डेटाबेस - लेआउट, योजनाबद्ध, प्रतीक, सार, और अन्य तार्किक या अनुकरण विचारों सहित अक्सर कई विचारों से मिलकर बनता है। इससे, कैडेंस एलईएफ प्रारूप, और सिनोप्सिस मिल्कीवे प्रारूप सहित कई प्रारूपों में विभिन्न सूचनाओं को कैप्चर किया जा सकता है, जिसमें सेल लेआउट के बारे में कम जानकारी होती है, जो स्वचालित प्लेस और रूट उपकरण्स के लिए पर्याप्त होती है।
- समय सार - आम तौर पर लिबर्टी (सात) में, प्रत्येक सेल के लिए कार्यात्मक परिभाषा, समय, शक्ति और शोर जानकारी प्रदान करने के लिए।
एक मानक-सेल पुस्तकालय में निम्नलिखित अतिरिक्त घटक भी हो सकते हैं:[3]
- कोशिकाओं का एक पूरा लेआउट
- SPICE#कोशिकाओं के उपकरण मॉडल
- वेरिलोग मॉडल या वीएचडीएल-महत्वपूर्ण मॉडल
- परजीवी निष्कर्षण मॉडल
- अभिकल्पना नियम जाँच नियम डेक
एक उदाहरण एक साधारण XOR तर्क द्वार है, जिसे OR, INVERT और AND द्वार से बनाया जा सकता है।
मानक सेल का अनुप्रयोग
कड़ाई से बोलते हुए, 2-इनपुट NAND या NOR फ़ंक्शन किसी भी मनमाना बूलियन फ़ंक्शन सेट को बनाने के लिए पर्याप्त है। लेकिन आधुनिक एएसआईसी अभिकल्पना में, मानक-कोशिका पद्धति का अभ्यास कोशिकाओं के एक बड़े पुस्तकालय (या पुस्तकालयों) के साथ किया जाता है। पुस्तकालय में आमतौर पर एक ही तर्क समारोह के कई कार्यान्वयन होते हैं, जो क्षेत्र और गति में भिन्न होते हैं।[3] यह किस्म स्वचालित संश्लेषण, स्थान और मार्ग (एसपीआर) उपकरणों की दक्षता को बढ़ाती है। परोक्ष रूप से, यह रूपकार को कार्यान्वयन ट्रेड-ऑफ (क्षेत्र बनाम गति बनाम बिजली की खपत) करने की अधिक स्वतंत्रता देता है। मानक-सेल विवरण के एक पूरे समूह को आमतौर पर तकनीकी पुस्तकालय कहा जाता है।[3]
व्यावसायिक रूप से उपलब्ध इलेक्ट्रॉनिक डिज़ाइन ऑटोमेशन (ईडीए) उपकरण अंकीय एएसआईसी के संश्लेषण, प्लेसमेंट और रूटिंग को स्वचालित करने के लिए प्रौद्योगिकी पुस्तकालयों का उपयोग करते हैं। प्रौद्योगिकी पुस्तकालय को फाउंड्री ऑपरेटर द्वारा विकसित और वितरित किया जाता है। पुस्तकालय (एक अभिकल्पना नेटलिस्ट प्रारूप के साथ) एसपीआर प्रक्रिया के विभिन्न चरणों के बीच अभिकल्पना जानकारी के आदान-प्रदान का आधार है।
संश्लेषण
टेक्नोलॉजी लाइब्रेरी के सेल तर्कल व्यू का उपयोग करते हुए, तर्क संश्लेषण उपकरण एएसआईसी के रजिस्टर-हस्तांतरण स्तर (RTL) विवरण को तकनीकी-निर्भर नेटलिस्ट में गणितीय रूप से बदलने की प्रक्रिया करता है। यह प्रक्रिया एक सॉफ्टवेयर कंपाइलर के समान है जो एक उच्च-स्तरीय सी-प्रोग्राम लिस्टिंग को प्रोसेसर-निर्भर असेंबली-लैंग्वेज लिस्टिंग में परिवर्तित करता है।
नेटलिस्ट तार्किक दृश्य स्तर पर एएसआईसी डिज़ाइन का मानक-सेल प्रतिनिधित्व है। इसमें स्टैंडर्ड-सेल लाइब्रेरी द्वार्स और द्वार्स के बीच पोर्ट कनेक्टिविटी के उदाहरण शामिल हैं। उचित संश्लेषण तकनीक संश्लेषित नेटलिस्ट और मूल आरटीएल विवरण के बीच गणितीय समानता सुनिश्चित करती है। नेटलिस्ट में कोई अनमैप्ड RTL स्टेटमेंट और डिक्लेरेशन नहीं है।
उच्च स्तरीय संश्लेषण उपकरण सी-स्तरीय मॉडल (सिस्टमसी, एएनएसआई सी/सी++) विवरण को प्रौद्योगिकी-निर्भर नेटलिस्ट में बदलने की प्रक्रिया करता है।
प्लेसमेंट
प्लेसमेंट (ईडीए) उपकरण एएसआईसी का भौतिक कार्यान्वयन शुरू करता है। एएसआईसी डिज़ाइनर द्वारा प्रदान किए गए 2-डी फ़्लोरप्लान के साथ, प्लेसर उपकरण नेटलिस्ट में प्रत्येक गेट के लिए स्थान निर्दिष्ट करता है। परिणामी गेट्स नेटलिस्ट में नेटलिस्ट के प्रत्येक मानक-कोशिकाओं का भौतिक स्थान होता है, लेकिन गेट्स के टर्मिनलों को एक-दूसरे से कैसे जोड़ा जाता है, इसका एक सार विवरण बरकरार रखता है।
आम तौर पर मानक कोशिकाओं में कम से कम एक आयाम में स्थिर आकार होता है जो उन्हें एकीकृत सर्किट पर पंक्तियों में पंक्तिबद्ध करने की अनुमति देता है। चिप में बड़ी संख्या में पंक्तियाँ होंगी (प्रत्येक पंक्ति के बगल में बिजली और जमीन के साथ) प्रत्येक पंक्ति में वास्तविक डिज़ाइन बनाने वाली विभिन्न कोशिकाओं से भरी होगी। प्लेसर कुछ नियमों का पालन करते हैं: प्रत्येक गेट को डाई मैप पर एक अद्वितीय (अनन्य) स्थान सौंपा गया है। एक दिया गया गेट एक बार रखा गया है, और किसी अन्य गेट के स्थान पर कब्जा या ओवरलैप नहीं कर सकता है।
अनुमार्गण
प्लेस्ड-द्वार्स नेटलिस्ट और लाइब्रेरी के लेआउट व्यू का उपयोग करते हुए, रूटिंग (ईडीए) संकेत कनेक्ट लाइन और पावर सप्लाई लाइन दोनों को जोड़ता है। पूरी तरह से रूट की गई भौतिक नेटलिस्ट में संश्लेषण से द्वार्स की सूची, प्लेसमेंट से प्रत्येक द्वार की नियुक्ति, और रूटिंग से तैयार किए गए इंटरकनेक्ट शामिल हैं।
डीआरसी/एलवीएस
डिज़ाइन नियम जाँच (DRC) और लेआउट बनाम योजनाबद्ध (LVS) सत्यापन प्रक्रियाएँ हैं।[2] आधुनिक डीप-सबमाइक्रोमीटर (130 नैनोमीटर | 0.13 µm और नीचे) पर विश्वसनीय उपकरण निर्माण के लिए ट्रांजिस्टर रिक्ति, धातु परत मोटाई, और शक्ति घनत्व नियमों के सख्त पालन की आवश्यकता होती है। डीआरसी फाउंड्री अभिकल्पना नियमों (फाउंड्री ऑपरेटर से) के एक सेट के खिलाफ भौतिक नेटलिस्ट की विस्तृत रूप से तुलना करता है, फिर किसी भी उल्लंघन को चिह्नित करता है।
LVS प्रक्रिया पुष्टि करती है कि लेआउट में संबंधित योजनाबद्ध के समान संरचना है; यह आमतौर पर लेआउट प्रक्रिया का अंतिम चरण है।[2]LVS उपकरण एक इनपुट के रूप में एक योजनाबद्ध आरेख और एक लेआउट से निकाले गए दृश्य को लेता है। यह तब प्रत्येक से एक नेटलिस्ट उत्पन्न करता है और उनकी तुलना करता है। नोड्स, पोर्ट और डिवाइस साइजिंग सभी की तुलना की जाती है। यदि वे समान हैं, तो LVS पास हो जाता है और डिज़ाइनर जारी रख सकता है। एलवीएस ट्रांजिस्टर उंगलियों को एक अतिरिक्त चौड़ा ट्रांजिस्टर के समान मानता है। इस प्रकार, समानांतर में 4 ट्रांजिस्टर (प्रत्येक 1 माइक्रोन चौड़ा), एक 4-उंगली 1 माइक्रोन ट्रांजिस्टर, या 4 माइक्रोन ट्रांजिस्टर को एलवीएस उपकरण द्वारा समान देखा जाता है। .lib फ़ाइलों की कार्यक्षमता SPICE मॉडल से ली जाएगी और .lib फ़ाइल में एक विशेषता के रूप में जोड़ी जाएगी।
अन्य सेल-आधारित कार्यप्रणाली
मानक सेल डिज़ाइन स्वचालन प्रवाह के अधिक सामान्य वर्ग में आता है जिसे सेल-आधारित डिज़ाइन कहा जाता है। संरचित एएसआईसी s, क्षेत्र में प्रोग्राम की जा सकने वाली द्वार श्रंखला , और जटिल प्रोग्रामेबल तर्क डिवाइस सेल-आधारित डिज़ाइन पर भिन्नताएँ हैं। डिज़ाइनर के दृष्टिकोण से, सभी समान इनपुट फ्रंट एंड साझा करते हैं: डिज़ाइन का RTL विवरण। हालांकि, तीन तकनीकें एसपीआर प्रवाह (संश्लेषण, स्थान-और-मार्ग) और भौतिक कार्यान्वयन के विवरण में काफी भिन्न हैं।
जटिलता माप
अंकीय मानक सेल अभिकल्पना ों के लिए, उदाहरण के लिए सीएमओएस में, जटिलता माप के लिए एक सामान्य प्रौद्योगिकी-स्वतंत्र मीट्रिक द्वार समकक्ष | द्वार समकक्ष (जीई) है।
यह भी देखें
- एकीकृत परिपथ
- परिपथ डिज़ाइन
- अर्धचालक
- बहुत बड़े पैमाने पर एकीकरण (वीएलएसआई)
संदर्भ
- ↑ 1.0 1.1 A. Kahng et al.: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), doi:10.1007/978-90-481-9591-6, ISBN 978-90-481-9590-9, pp. 12-14.
- ↑ 2.0 2.1 2.2 A. Kahng et al.: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), doi:10.1007/978-90-481-9591-6, ISBN 978-90-481-9590-9, p. 10.
- ↑ 3.0 3.1 3.2 D. Jansen et al. "The Electronic Design Automation Handbook", Springer (2003), doi:10.1007/978-0-387-73543-6, ISBN 978-14-020-7502-5, pp. 398-420.
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- अनुक्रमिक तर्क
- स्थान और मार्ग
- रूटिंग (ईडीए)
- सेमीकंडक्टर
बाहरी संबंध
- VLSI Technology— This site contains support material for a book that Graham Petley is writing, The Art of Standard Cell Library Design
- Oklahoma State University— This site contains support material for a complete System on Chip standard cell library that utilizes public-domain and Mentor Graphics/Synopsys/Cadence Design System tools
The standard cell areas in a CBIC are built-up of rows of standard cells, like a wall built-up of bricks
- Virginia Tech— This is a standard cell library developed by the Virginia Technology VLSI for Telecommunications (VTVT)
- ChipX - Interesting overview of Standard Cell as well as metal layer configurable chip options.
- Low Power Standard Cell Design
