लेआउट बनाम योजनाबद्ध
लेआउट बनाम योजनाबद्ध (एलवीएस) इलेक्ट्रॉनिक डिजाइन स्वचालन (ईडीए) सत्यापन सॉफ़्टवेयर का वर्ग है जो यह निर्धारित करता है कि कोई विशेष एकीकृत परिपथ लेआउट डिज़ाइन के मूल योजनाबद्ध या परिपथ आरेख से मेल खाता है या नहीं।
पृष्ठभूमि
सफल डिजाइन नियम जांच (डीआरसी) सुनिश्चित करता है कि लेआउट दोषरहित निर्माण के लिए डिजाइन/आवश्यक नियमों के अनुरूप है। चूँकि, यह गारंटी नहीं देता है कि क्या यह वास्तव में उस परिपथ का प्रतिनिधित्व करता है जिसे आप बनाना चाहते हैं। यहीं पर एलवीएस चेक का उपयोग किया जाता है।
इस तरह के कार्यक्रमों की आवश्यकता आईसी के इतिहास में अपेक्षाकृत जल्दी पहचानी गई थी, और इस तुलना को करने के लिए कार्यक्रम 1975 की प्रारंभ में लिखे गए थे।[1] ये प्रारंभिक कार्यक्रम मुख्य रूप से ग्राफ समरूपता के स्तर पर संचालित होते थे, यह जाँचते हुए कि क्या योजनाबद्ध और लेआउट वास्तव में समान थे। डिजिटल लॉजिक के आगमन के साथ, यह बहुत अधिक प्रतिबंधात्मक था, क्योंकि वास्तव में एक ही कार्य को कई अलग-अलग (और गैर-आइसोमॉर्फिक) विधियों से प्रयुक्त किया जा सकता है। इसलिए, एलवीएस को औपचारिक तुल्यता जाँच द्वारा संवर्धित किया गया है, जो जाँचता है कि क्या दो परिपथ समरूपता की माँग किए बिना बिल्कुल समान कार्य करते हैं।[2]
चेक
एलवीएस चेकिंग सॉफ्टवेयर लेआउट के खींचे हुए आकार को पहचानता है जो परिपथ के विद्युत घटकों के साथ-साथ उनके बीच के सम्बन्ध का प्रतिनिधित्व करता है। इस नेटलिस्ट की तुलना एलवीएस सॉफ्टवेयर द्वारा समान योजनाबद्ध या परिपथ डायग्राम की नेटलिस्ट से की जाती है।
एलवीएस जाँच में निम्नलिखित तीन चरण सम्मिलित हैं:
- एक्सट्रैक्शन: सॉफ्टवेयर प्रोग्राम डेटाबेस फाइल लेता है जिसमें लेआउट के समय परिपथ का प्रतिनिधित्व करने के लिए खींची गई सभी परतें होती हैं। इसके बाद यह कई क्षेत्र आधारित तार्किक संचालन के माध्यम से डाटाबेस चलाता है जिससे ड्राइंग में उनके निर्माण की परतों द्वारा दर्शाए गए सेमीकंडक्टर घटकों को निर्धारित किया जा सकता है। क्षेत्र आधारित लॉजिकल ऑपरेशंस पॉलीगॉन क्षेत्रों को इनपुट के रूप में उपयोग करते हैं और इन ऑपरेशंस से आउटपुट पॉलीगॉन क्षेत्र उत्पन्न करते हैं। इन परिचालनों का उपयोग उपकरण पहचान परतों, इन उपकरणों के टर्मिनलों, वायरिंग कंडक्टरों और संरचनाओं के माध्यम से, और पिनों के स्थानों (जिसे श्रेणीबद्ध सम्बन्ध बिंदुओं के रूप में भी जाना जाता है) को परिभाषित करने के लिए किया जाता है। उपकरणों को बनाने वाली परतों में विभिन्न माप किए जा सकते हैं और इन मापों को इन उपकरणों से जोड़ा जा सकता है। परतें जो अच्छी वायरिंग (कंडक्टर) का प्रतिनिधित्व करती हैं, सामान्यतः धातुओं से बनी होती हैं और कहलाती हैं। इन परतों के बीच लंबवत सम्बन्ध को अधिकांशतः वायस कहा जाता है।
- रिडक्शन: रिडक्शन के समय सॉफ्टवेयर निकाले गए घटकों को यदि संभव हो तो श्रृंखला और समानांतर संयोजनों में जोड़ता है और लेआउट डेटाबेस का नेटलिस्ट प्रतिनिधित्व उत्पन्न करता है। इसी तरह की कटौती स्रोत योजनाबद्ध नेटलिस्ट पर की जाती है।
- तुलना: निकाली गई लेआउट नेटलिस्ट की तुलना परिपथ योजनाबद्ध से ली गई नेटलिस्ट से की जाती है। यदि दो नेटलिस्ट मेल खाते हैं, तो परिपथ एलवीएस चेक पास करता है। इस समय इसे एलवीएस क्लीन कहा जाता है। (गणितीय रूप से, लेआउट और योजनाबद्ध नेटलिस्ट की तुलना ग्राफ़ आइसोमोर्फिज़्म जाँच करके की जाती है, यह देखने के लिए कि क्या वे समतुल्य हैं।)
अधिकतर स्थितियों में लेआउट एलवीएस को पहली बार पास नहीं करेगा जिसके लिए लेआउट इंजीनियर को एलवीएस सॉफ़्टवेयर की सूची की जांच करने और लेआउट में परिवर्तन करने की आवश्यकता होटी है। एलवीएस के समय आने वाली विशिष्ट त्रुटियों में सम्मिलित हैं:
- शॉर्ट्स: दो या दो से अधिक तार जो जुड़े नहीं होने चाहिए थे और उन्हें अलग किया जाना चाहिए।
- ओपेंस: तार या घटक जो जुड़े होने चाहिए, लटकते हुए छोड़ दिए जाते हैं या केवल आंशिक रूप से जुड़े होते हैं। इसे ठीक करने के लिए इन्हें ठीक से जोड़ा जाना चाहिए।
- घटक विसंगतियां: गलत प्रकार के घटकों का उपयोग किया गया है (उदाहरण के लिए मानक वीटी एमओएस डिवाइस के अतिरिक्त कम वीटी एमओएस डिवाइस)
- अनुपलब्ध घटक: अपेक्षित घटक को लेआउट से बाहर रखा गया है।
- मापदंड विसंगतियां: नेटलिस्ट के घटकों में गुण हो सकते हैं। एलवीएस टूल को इन गुणों की वांछित सहनशीलता से तुलना करने के लिए कॉन्फ़िगर किया जा सकता है। यदि यह सहनशीलता पूरी नहीं होती है, तो एलवीएस रन को गुण त्रुटि माना जाता है। मापदंड जो चेक किया गया है वह स्पष्ट मिलान नहीं हो सकता है, किन्तु फिर भी पास हो सकता है यदि एलवीएस टूल टॉलरेंस इसकी अनुमति देता है। (उदाहरण: यदि योजनाबद्ध में अवरोधक का प्रतिरोध = 1000 (ओम) था और निकाले गए नेटलिस्ट में प्रतिरोध = 997 (ओम) के साथ मिलान प्रतिरोधी था और सहनशीलता 2% पर सेट की गई थी, तो यह डिवाइस मापदंड 997 के रूप में पारित होगा 1000 के 2% के अन्दर (997 1000 का 99.7% है जो स्वीकार्य +-2% सहिष्णुता त्रुटि के 98% से 102% सीमा के अन्दर है))
सॉफ्टवेयर
वाणिज्यिक सॉफ्टवेयर
- ताल डिजाइन सिस्टम द्वारा असुर, ड्रैकुला और पीवीएस
- मेंटर ग्राफिक्स द्वारा कैलिबर
- सिल्वाको द्वारा गार्जियन एलवीएस
- मैग्मा डिजाइन स्वचालन द्वारा क्वार्ट्ज एलवीएस
- सिनोप्सिस द्वारा आईसी वैलिडेटर
- पॉवरएलवीएस - सिल्वाको द्वारा अब स्मार्टएलवीएस
- सिल्वाको द्वारा स्मार्टएलवीएस
- ज़ेनी ईडीए द्वारा वेरी और हावेरी
मुफ्त सॉफ्टवेयर
- केलाउट https://klayout.de/
- नेटजेन http://opencircuitdesign.com/netgen/
संदर्भ
- ↑ Baird, HS; Cho, YE (1975). An artwork design verification system. Proceedings of the 12th Design Automation Conference. IEEE Press. pp. 414–420.
- ↑ Fabio Somenzi and Andreas Kuehlmann, Equivalence Checking, chapter 4 (volume 2) of Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 0-8493-3096-3
