एकीकृत परिपथ अभिन्यास: Difference between revisions
No edit summary |
No edit summary |
||
| Line 58: | Line 58: | ||
==इस पृष्ठ में अनुपलब्ध आंतरिक कड़ियों की सूची== | ==इस पृष्ठ में अनुपलब्ध आंतरिक कड़ियों की सूची== | ||
*आंकड़े | |||
*डिजिटल डाटा | *डिजिटल डाटा | ||
*विशिष्ट एकीकृत परिपथ आवेदन | *विशिष्ट एकीकृत परिपथ आवेदन | ||
*के माध्यम से (इलेक्ट्रॉनिक्स) | *के माध्यम से (इलेक्ट्रॉनिक्स) | ||
*असफलता विश्लेषण | |||
*मास्क डेटा तैयारी | |||
*संवहन दस्तावेज़ स्वरूप | *संवहन दस्तावेज़ स्वरूप | ||
*विनिर्माण क्षमता के लिए डिजाइन (आईसी) | *विनिर्माण क्षमता के लिए डिजाइन (आईसी) | ||
*सिलिकॉन सत्यापन पोस्ट करें | *सिलिकॉन सत्यापन पोस्ट करें | ||
* | *रजिस्टर ट्रांसफर लेवल | ||
*सी (प्रोग्रामिंग भाषा) | *सी (प्रोग्रामिंग भाषा) | ||
*यात्रा | *यात्रा | ||
*मांग | |||
*बाज़ार अवसर | *बाज़ार अवसर | ||
*उत्पाद आवश्यकता दस्तावेज़ | *उत्पाद आवश्यकता दस्तावेज़ | ||
*जीवन का अंत (उत्पाद) | *जीवन का अंत (उत्पाद) | ||
*निर्देश समुच्चय | *निर्देश समुच्चय | ||
*तर्क अनुकरण | *तर्क अनुकरण | ||
*टाइमिंग क्लोजर | |||
*औपचारिक तुल्यता जाँच | |||
*डिजाइन नियम की जाँच | *डिजाइन नियम की जाँच | ||
*सिग्नल की समग्रता | *सिग्नल की समग्रता | ||
*ऑप एंप | *ऑप एंप | ||
| Line 86: | Line 86: | ||
*ज्यामितीय आकार | *ज्यामितीय आकार | ||
*मुखौटा डेटा तैयारी | *मुखौटा डेटा तैयारी | ||
*स्थान और मार्ग | |||
*मानक सेल | *मानक सेल | ||
*योजनाबद्ध संचालित लेआउट | *योजनाबद्ध संचालित लेआउट | ||
*फ्लोरप्लान (माइक्रोइलेक्ट्रॉनिक्स) | *फ्लोरप्लान (माइक्रोइलेक्ट्रॉनिक्स) | ||
Revision as of 12:49, 1 September 2022
एकीकृत परिपथ लेआउट, जिसे IC लेआउट, IC मास्क लेआउट या मास्क डिज़ाइन भी कहा जाता है, प्लानर ज्यामितीय आकृतियों के संदर्भ में एक एकीकृत सर्किट का प्रतिनिधित्व है जो धातु , सिलिकॉन ऑक्साइड , या सेमीकंडक्टर परतों के पैटर्न के अनुरूप है जो घटकों को बनाते हैं। एकीकृत सर्किट। मूल रूप से समग्र प्रक्रिया को रकम गंवाना; मर जाना कहा जाता था क्योंकि ऐतिहासिक रूप से प्रारंभिक आईसी ने फोटो इमेजिंग के लिए माइलर मीडिया पर ग्राफिकल ब्लैक क्रेप टेप का इस्तेमाल किया था (गलती से माना जाता था)[who?] चुंबकीय डेटा को संदर्भित करने के लिए - फोटो प्रक्रिया चुंबकीय मीडिया से बहुत पहले की थी[citation needed])
एक मानक प्रक्रिया का उपयोग करते समय - जहां कई रासायनिक, थर्मल और फोटोग्राफिक चर की बातचीत ज्ञात और सावधानीपूर्वक नियंत्रित होती है - अंतिम एकीकृत सर्किट का व्यवहार काफी हद तक ज्यामितीय आकृतियों की स्थिति और अंतर्संबंधों पर निर्भर करता है। कंप्यूटर-सहायता प्राप्त लेआउट टूल का उपयोग करते हुए, लेआउट इंजीनियर-या लेआउट तकनीशियन-चिप को बनाने वाले सभी घटकों को इस तरह से जोड़ता है कि वे कुछ मानदंडों को पूरा करते हैं-आमतौर पर: प्रदर्शन, आकार, घनत्व और विनिर्माण क्षमता। इस अभ्यास को अक्सर दो प्राथमिक लेआउट विषयों के बीच विभाजित किया जाता है: एनालॉग और डिजिटल।
जनरेट किए गए लेआउट को भौतिक सत्यापन के रूप में जानी जाने वाली प्रक्रिया में चेक की एक श्रृंखला पास करनी होगी। इस सत्यापन प्रक्रिया में सबसे आम जांच हैं[1][2]
- डिज़ाइन नियम जाँच | डिज़ाइन नियम जाँच (DRC),
- लेआउट बनाम योजनाबद्ध | लेआउट बनाम योजनाबद्ध (LVS),
- परजीवी निष्कर्षण ,
- भौतिक सत्यापन#एंटीना जांच, और
- भौतिक सत्यापन # विद्युत नियम जांच (ईआरसी) | विद्युत नियम जांच (ईआरसी)।
जब सभी सत्यापन पूर्ण हो जाएं, तो डेटा तैयार करना मास्क करें[3] लागू किया जाता है जहां डेटा को उद्योग-मानक प्रारूप में भी अनुवादित किया जाता है, आमतौर पर GDSII , और एक सेमीकंडक्टर निर्माण संयंत्र को भेजा जाता है। इस डेटा को फाउंड्री में भेजने की लेआउट प्रक्रिया का मील का पत्थर पूरा होने को अब बोलचाल की भाषा में टेपआउट कहा जाता है। फाउंड्री डेटा को मास्क डेटा में बदल देती है[3]और निर्माण (अर्धचालक) की फोटोलिथोग्राफी प्रक्रिया में उपयोग किए जाने वाले फोटोमास्क उत्पन्न करने के लिए इसका उपयोग करता है।
पहले, सरल, आईसी डिजाइन के दिनों में, अपारदर्शी टेप और फिल्मों का उपयोग करके हाथ से लेआउट किया जाता था, मुद्रित सर्किट बोर्ड (पीसीबी) डिजाइन के शुरुआती दिनों से प्राप्त एक विकास - रकम गंवाना; मर जाना ।
आधुनिक आईसी लेआउट आईसी लेआउट संपादक सॉफ्टवेयर की सहायता से किया जाता है, ज्यादातर जगह और मार्ग उपकरण या योजनाबद्ध-संचालित लेआउट टूल सहित इलेक्ट्रॉनिक डिजाइन स्वचालन का उपयोग करके स्वचालित रूप से किया जाता है। आमतौर पर इसमें मानक कोशिकाओं का एक पुस्तकालय शामिल होता है।
ज्यामितीय आकृतियों को चुनने और स्थान देने के मैनुअल ऑपरेशन को अनौपचारिक रूप से बहुभुज पुशिंग के रूप में जाना जाता है।[4][5][6][7][8]
यह भी देखें
- इंटरकनेक्ट्स (एकीकृत सर्किट)
- भौतिक डिजाइन (इलेक्ट्रॉनिक्स)
- मुद्रित सर्किट बोर्ड
- एकीकृत सर्किट डिजाइन
- फ्लोरप्लान (माइक्रोइलेक्ट्रॉनिक)
संदर्भ
- ↑ A. Kahng, J. Lienig, I. Markov, J. Hu: VLSI Physical Design: From Graph Partitioning to Timing Closure, doi:10.1007/978-90-481-9591-6, ISBN 978-90-481-9590-9, p. 10.
- ↑ Basu, Joydeep (2019-10-09). "From Design to Tape-out in SCL 180 nm CMOS Integrated Circuit Fabrication Technology". IETE Journal of Education. 60 (2): 51–64. arXiv:1908.10674. doi:10.1080/09747338.2019.1657787. S2CID 201657819.
- ↑ 3.0 3.1 J. Lienig, J. Scheible (2020). "Chap. 3.3: Mask Data: Layout Post Processing". Fundamentals of Layout Design for Electronic Circuits. Springer. p. 102-110. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID 215840278.
- ↑ Dirk Jansen, editor. "The Electronic Design Automation Handbook". 2010. p. 39.
- ↑ Dan Clein. "CMOS IC Layout: Concepts, Methodologies, and Tools". 1999 p. 60.
- ↑ "Conference Record". 1987. p. 118.
- ↑ Charles A. Harper; Harold C. Jones. "Active Electronic Component Handbook". 1996. p. 2
- ↑ Riko Radojcic. "Managing More-than-Moore Integration Technology Development". 2018. p. 99
इस पृष्ठ में अनुपलब्ध आंतरिक कड़ियों की सूची
- आंकड़े
- डिजिटल डाटा
- विशिष्ट एकीकृत परिपथ आवेदन
- के माध्यम से (इलेक्ट्रॉनिक्स)
- असफलता विश्लेषण
- मास्क डेटा तैयारी
- संवहन दस्तावेज़ स्वरूप
- विनिर्माण क्षमता के लिए डिजाइन (आईसी)
- सिलिकॉन सत्यापन पोस्ट करें
- रजिस्टर ट्रांसफर लेवल
- सी (प्रोग्रामिंग भाषा)
- यात्रा
- मांग
- बाज़ार अवसर
- उत्पाद आवश्यकता दस्तावेज़
- जीवन का अंत (उत्पाद)
- निर्देश समुच्चय
- तर्क अनुकरण
- टाइमिंग क्लोजर
- औपचारिक तुल्यता जाँच
- डिजाइन नियम की जाँच
- सिग्नल की समग्रता
- ऑप एंप
- सामान्य केन्द्रक
- मेंटर ग्राफिक्स
- एकीकृत परिपथों और प्रणालियों के कंप्यूटर सहायता प्राप्त डिजाइन पर आईईईई लेनदेन
- ज्यामितीय आकार
- मुखौटा डेटा तैयारी
- स्थान और मार्ग
- मानक सेल
- योजनाबद्ध संचालित लेआउट
- फ्लोरप्लान (माइक्रोइलेक्ट्रॉनिक्स)
अग्रिम पठन
- Clein, D. (2000). CMOS IC Layout. Newnes. ISBN 0-7506-7194-7
- Hastings, A. (2005). The Art of Analog Layout. Prentice Hall. ISBN 0-13-146410-8
- Lienig, J., Scheible, J. (2020). Fundamentals of Layout Design for Electronic Circuits. Springer. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID 215840278.
{{cite book}}: CS1 maint: multiple names: authors list (link) - Saint, Ch. and J. (2002). IC Layout Basics. McGraw-Hill. ISBN 0-07-138625-4
