एकीकृत परिपथ अभिन्यास: Difference between revisions
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एक मानक प्रक्रिया का उपयोग करते समय - जहां कई रासायनिक, | इस प्रकार से एक मानक प्रक्रिया का उपयोग करते समय - जहां कई रासायनिक, तापीय और फोटोग्राफिक चर की अंतःक्रिया ज्ञात और सावधानीपूर्वक नियंत्रित होती है - अंतिम एकीकृत परिपथ का व्यवहार व्यापक रूप से ज्यामितीय आकृतियों की स्थिति और अंतर्संबंधों पर निर्भर करता है। अतः कंप्यूटर-सहायता प्राप्त लेआउट टूल का उपयोग करते हुए, लेआउट इंजीनियर-या लेआउट तकनीशियन-चिप को बनाने वाले सभी घटकों को इस प्रकार से जोड़ता है कि वे कुछ मानदंडों को पूरा करते हैं - सामान्यतः: निष्पादन, आकार, घनत्व और विनिर्माण क्षमता आदि है। इस प्रकार से इस अभ्यास को प्रायः दो प्राथमिक लेआउट एनालॉग और डिजिटल विषयों के बीच विभाजित किया जाता है। | ||
अतः उत्पादित किए गए लेआउट को भौतिक सत्यापन के रूप में जानी जाने वाली प्रक्रिया में नियंत्रण की श्रृंखला पास करनी होगी। इस प्रकार से इस सत्यापन प्रक्रिया में सबसे सामान्य जांच हैं<ref>A. Kahng, J. Lienig, I. Markov, J. Hu: ''VLSI Physical Design: From Graph Partitioning to Timing Closure'', {{doi|10.1007/978-90-481-9591-6}}, {{ISBN|978-90-481-9590-9}}, p. 10.</ref><ref>{{Cite journal|last=Basu|first=Joydeep|date=2019-10-09|title=From Design to Tape-out in SCL 180 nm CMOS Integrated Circuit Fabrication Technology|journal=IETE Journal of Education|volume=60|issue=2|pages=51–64|doi=10.1080/09747338.2019.1657787|arxiv=1908.10674|s2cid=201657819}}</ref> | |||
* | * डिज़ाइन नियम जाँच (डीआरसी), | ||
* [[ लेआउट बनाम योजनाबद्ध | लेआउट बनाम योजनाबद्ध]] | * [[ लेआउट बनाम योजनाबद्ध | लेआउट बनाम योजनाबद्ध]] (एलवीएस), | ||
* [[ परजीवी निष्कर्षण ]], | * [[ परजीवी निष्कर्षण | परजीवी निष्कर्षण]], | ||
*भौतिक सत्यापन | *भौतिक सत्यापन एंटीना जांच, और | ||
* भौतिक सत्यापन | * भौतिक सत्यापन विद्युत नियम जांच (ईआरसी)। | ||
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पहले, सरल, आईसी डिजाइन के दिनों में, अपारदर्शी टेप और फिल्मों का उपयोग करके हाथ से लेआउट किया जाता था, [[ मुद्रित सर्किट बोर्ड |मुद्रित | इस प्रकार से पहले, सरल, आईसी डिजाइन के दिनों में, अपारदर्शी टेप और फिल्मों का उपयोग करके हाथ से लेआउट किया जाता था, [[ मुद्रित सर्किट बोर्ड |मुद्रित परिपथ बोर्ड]] (पीसीबी) डिजाइन के प्रारंभिक दिनों से प्राप्त विकास -- [[ रकम गंवाना; मर जाना |टेपआउट]]। | ||
आधुनिक आईसी लेआउट [[ आईसी लेआउट संपादक |आईसी लेआउट संपादक]] सॉफ्टवेयर की सहायता से किया जाता है, | अतः आधुनिक आईसी लेआउट [[ आईसी लेआउट संपादक |आईसी लेआउट संपादक]] सॉफ्टवेयर की सहायता से किया जाता है, अधिकांशतः स्थान और मार्ग उपकरण या योजनाबद्ध-संचालित लेआउट टूल सहित [[ इलेक्ट्रॉनिक डिजाइन स्वचालन |इलेक्ट्रॉनिक डिजाइन स्वचालन]] का उपयोग करके स्वचालित रूप से किया जाता है। इस प्रकार से सामान्यतः इसमें मानक सेल की लाइब्रेरी सम्मिलित होती है। | ||
ज्यामितीय आकृतियों को चुनने और स्थान देने के मैनुअल | इस प्रकार से ज्यामितीय आकृतियों को चुनने और स्थान देने के मैनुअल प्रचालन को अनौपचारिक रूप से [[ बहुभुज |बहुभुज]] अपकर्षण के रूप में जाना जाता है।<ref> | ||
Dirk Jansen, editor. | Dirk Jansen, editor. | ||
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*<cite id=Saint2002>Saint, Ch. and J. (2002). ''IC Layout Basics''. McGraw-Hill. {{ISBN|0-07-138625-4}} </cite> | *<cite id=Saint2002>Saint, Ch. and J. (2002). ''IC Layout Basics''. McGraw-Hill. {{ISBN|0-07-138625-4}} </cite> | ||
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एकीकृत परिपथ लेआउट, जिसे आईसी लेआउट, आईसी मास्क लेआउट या मास्क डिज़ाइन भी कहा जाता है, तलीय ज्यामितीय आकृतियों के संदर्भ में एकीकृत परिपथ का प्रतिनिधित्व है जो धातु, सिलिकॉन ऑक्साइड, या अर्धचालक परतों के प्रतिदर्श के अनुरूप है जो घटकों एकीकृत परिपथ को बनाते हैं। अतः मूल रूप से समग्र प्रक्रिया को टेपआउट कहा जाता था क्योंकि ऐतिहासिक रूप से प्रारंभिक आईसी ने फोटो प्रतिबिंबन के लिए माइलर मीडिया पर ग्राफिकल ब्लैक क्रेप टेप का उपयोग किया था (अशुद्धता से चुंबकीय डेटा को संदर्भित करने के लिए माना जाता था - फोटो प्रक्रिया अत्यन्त चुंबकीय मीडिया से पहले की थी)।
इस प्रकार से एक मानक प्रक्रिया का उपयोग करते समय - जहां कई रासायनिक, तापीय और फोटोग्राफिक चर की अंतःक्रिया ज्ञात और सावधानीपूर्वक नियंत्रित होती है - अंतिम एकीकृत परिपथ का व्यवहार व्यापक रूप से ज्यामितीय आकृतियों की स्थिति और अंतर्संबंधों पर निर्भर करता है। अतः कंप्यूटर-सहायता प्राप्त लेआउट टूल का उपयोग करते हुए, लेआउट इंजीनियर-या लेआउट तकनीशियन-चिप को बनाने वाले सभी घटकों को इस प्रकार से जोड़ता है कि वे कुछ मानदंडों को पूरा करते हैं - सामान्यतः: निष्पादन, आकार, घनत्व और विनिर्माण क्षमता आदि है। इस प्रकार से इस अभ्यास को प्रायः दो प्राथमिक लेआउट एनालॉग और डिजिटल विषयों के बीच विभाजित किया जाता है।
अतः उत्पादित किए गए लेआउट को भौतिक सत्यापन के रूप में जानी जाने वाली प्रक्रिया में नियंत्रण की श्रृंखला पास करनी होगी। इस प्रकार से इस सत्यापन प्रक्रिया में सबसे सामान्य जांच हैं[1][2]
- डिज़ाइन नियम जाँच (डीआरसी),
- लेआउट बनाम योजनाबद्ध (एलवीएस),
- परजीवी निष्कर्षण,
- भौतिक सत्यापन एंटीना जांच, और
- भौतिक सत्यापन विद्युत नियम जांच (ईआरसी)।
जब सभी सत्यापन पूर्ण हो जाता है, तो लेआउट पोस्ट प्रोसेसिंग लागू की जाती है[3] जहां डेटा को उद्योग-मानक प्रारूप, सामान्यतः जीडीएसआईआई में भी अनुवादित किया जाता है, और अर्धचालक निर्माण संयंत्र को भेजा जाता है। इस प्रकार से इस डेटा को संधानी में भेजने की लेआउट प्रक्रिया का मील का पत्थर पूरा होने को अब बोलचाल की भाषा में टेपआउट कहा जाता है। अतः संधानी डेटा को मास्क डेटा में परिवर्तित करती है[3] और इसका उपयोग निर्माण (अर्धचालक) की फोटोलिथोग्राफी प्रक्रिया में उपयोग किए जाने वाले फोटोमास्क उत्पन्न करने के लिए करती है।
इस प्रकार से पहले, सरल, आईसी डिजाइन के दिनों में, अपारदर्शी टेप और फिल्मों का उपयोग करके हाथ से लेआउट किया जाता था, मुद्रित परिपथ बोर्ड (पीसीबी) डिजाइन के प्रारंभिक दिनों से प्राप्त विकास -- टेपआउट।
अतः आधुनिक आईसी लेआउट आईसी लेआउट संपादक सॉफ्टवेयर की सहायता से किया जाता है, अधिकांशतः स्थान और मार्ग उपकरण या योजनाबद्ध-संचालित लेआउट टूल सहित इलेक्ट्रॉनिक डिजाइन स्वचालन का उपयोग करके स्वचालित रूप से किया जाता है। इस प्रकार से सामान्यतः इसमें मानक सेल की लाइब्रेरी सम्मिलित होती है।
इस प्रकार से ज्यामितीय आकृतियों को चुनने और स्थान देने के मैनुअल प्रचालन को अनौपचारिक रूप से बहुभुज अपकर्षण के रूप में जाना जाता है।[4][5][6][7][8]
यह भी देखें
- अन्तर्संबद्ध (एकीकृत परिपथ)
- भौतिक डिजाइन (इलेक्ट्रॉनिक्स)
- मुद्रित परिपथ बोर्ड
- एकीकृत परिपथ डिजाइन
- फर्श योजना (माइक्रोइलेक्ट्रॉनिक)
संदर्भ
- ↑ A. Kahng, J. Lienig, I. Markov, J. Hu: VLSI Physical Design: From Graph Partitioning to Timing Closure, doi:10.1007/978-90-481-9591-6, ISBN 978-90-481-9590-9, p. 10.
- ↑ Basu, Joydeep (2019-10-09). "From Design to Tape-out in SCL 180 nm CMOS Integrated Circuit Fabrication Technology". IETE Journal of Education. 60 (2): 51–64. arXiv:1908.10674. doi:10.1080/09747338.2019.1657787. S2CID 201657819.
- ↑ 3.0 3.1 J. Lienig, J. Scheible (2020). "Chap. 3.3: Mask Data: Layout Post Processing". Fundamentals of Layout Design for Electronic Circuits. Springer. p. 102-110. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID 215840278.
- ↑ Dirk Jansen, editor. "The Electronic Design Automation Handbook". 2010. p. 39.
- ↑ Dan Clein. "CMOS IC Layout: Concepts, Methodologies, and Tools". 1999 p. 60.
- ↑ "Conference Record". 1987. p. 118.
- ↑ Charles A. Harper; Harold C. Jones. "Active Electronic Component Handbook". 1996. p. 2
- ↑ Riko Radojcic. "Managing More-than-Moore Integration Technology Development". 2018. p. 99
इस पृष्ठ में अनुपलब्ध आंतरिक कड़ियों की सूची
- विशिष्ट एकीकृत परिपथ आवेदन
- डिजिटल डाटा
- आंकड़े
- के माध्यम से (इलेक्ट्रॉनिक्स)
- विनिर्माण क्षमता के लिए डिजाइन (आईसी)
- संवहन दस्तावेज़ स्वरूप
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- एकीकृत परिपथों और प्रणालियों के कंप्यूटर सहायता प्राप्त डिजाइन पर आईईईई लेनदेन
- ज्यामितीय आकार
- मुखौटा डेटा तैयारी
- मानक सेल
- स्थान और मार्ग
- योजनाबद्ध संचालित लेआउट
- फ्लोरप्लान (माइक्रोइलेक्ट्रॉनिक्स)
अग्रिम पठन
- Clein, D. (2000). CMOS IC Layout. Newnes. ISBN 0-7506-7194-7
- Hastings, A. (2005). The Art of Analog Layout. Prentice Hall. ISBN 0-13-146410-8
- Lienig, J., Scheible, J. (2020). Fundamentals of Layout Design for Electronic Circuits. Springer. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID 215840278.
{{cite book}}: CS1 maint: multiple names: authors list (link) - Saint, Ch. and J. (2002). IC Layout Basics. McGraw-Hill. ISBN 0-07-138625-4
