1टी-एसरैम: Difference between revisions

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1T-SRAM सितंबर 1998 में MoSys|MoSys, Inc. द्वारा शुरू की गई एक [[PSRAM]]|छद्म-[[स्थैतिक रैंडम-एक्सेस मेमोरी]] (PSRAM) तकनीक है, जो एम्बेडेड मेमोरी में पारंपरिक स्थैतिक रैंडम-एक्सेस मेमोरी (SRAM) के लिए एक उच्च-घनत्व विकल्प प्रदान करती है। अनुप्रयोग। मोसिस [[गतिशील रैंडम-एक्सेस मेमोरी]] (DRAM) की तरह सिंगल-ट्रांजिस्टर स्टोरेज सेल (बिट सेल) का उपयोग करता है, लेकिन बिट सेल को कंट्रोल सर्किटरी से घेरता है जो मेमोरी को कार्यात्मक रूप से SRAM के बराबर बनाता है (कंट्रोलर सभी DRAM-विशिष्ट ऑपरेशन जैसे प्रीचार्जिंग को छुपाता है) और ताज़ा करें)। 1T-SRAM (और सामान्य तौर पर PSRAM) में एक मानक एकल-चक्र SRAM इंटरफ़ेस होता है और यह आसपास के तर्क को उसी तरह दिखाई देता है जैसे एक SRAM दिखता है।
1T-SRAM सितंबर 1998 में MoSys|MoSys, Inc. द्वारा शुरू की गई [[PSRAM]]|छद्म-[[स्थैतिक रैंडम-एक्सेस मेमोरी]] (PSRAM) तकनीक है, जो एम्बेडेड मेमोरी में पारंपरिक स्थैतिक रैंडम-एक्सेस मेमोरी (SRAM) के लिए उच्च-घनत्व विकल्प प्रदान करती है। अनुप्रयोग। मोसिस [[गतिशील रैंडम-एक्सेस मेमोरी]] (DRAM) की तरह सिंगल-ट्रांजिस्टर स्टोरेज सेल (बिट सेल) का उपयोग करता है, लेकिन बिट सेल को कंट्रोल सर्किटरी से घेरता है जो मेमोरी को कार्यात्मक रूप से SRAM के बराबर बनाता है (कंट्रोलर सभी DRAM-विशिष्ट ऑपरेशन जैसे प्रीचार्जिंग को छुपाता है) और ताज़ा करें)। 1T-SRAM (और सामान्य तौर पर PSRAM) में मानक एकल-चक्र SRAM इंटरफ़ेस होता है और यह आसपास के तर्क को उसी तरह दिखाई देता है जैसे SRAM दिखता है।


अपने एक-ट्रांजिस्टर बिट सेल के कारण, 1T-SRAM पारंपरिक (छह-ट्रांजिस्टर, या 6T) SRAM से छोटा है, और आकार और घनत्व में एम्बेडेड DRAM ([[eDRAM]]) के करीब है। साथ ही, 1T-SRAM का प्रदर्शन मल्टी-मेगाबिट घनत्व पर SRAM के बराबर है, eDRAM की तुलना में कम बिजली का उपयोग करता है और इसे पारंपरिक SRAM की तरह एक मानक [[CMOS]] लॉजिक प्रक्रिया में निर्मित किया जाता है।
अपने -ट्रांजिस्टर बिट सेल के कारण, 1T-SRAM पारंपरिक (छह-ट्रांजिस्टर, या 6T) SRAM से छोटा है, और आकार और घनत्व में एम्बेडेड DRAM ([[eDRAM]]) के करीब है। साथ ही, 1T-SRAM का प्रदर्शन मल्टी-मेगाबिट घनत्व पर SRAM के बराबर है, eDRAM की तुलना में कम बिजली का उपयोग करता है और इसे पारंपरिक SRAM की तरह मानक [[CMOS]] लॉजिक प्रक्रिया में निर्मित किया जाता है।


MoSys [[सिस्टम-ऑन-अ-चिप]] (SOC) अनुप्रयोगों में एम्बेडेड (ऑन-डाई) उपयोग के लिए भौतिक [[बौद्धिक संपदा]] के रूप में 1T-SRAM का विपणन करता है। यह चार्टर्ड, एसएमआईसी, टीएसएमसी और यूएमसी सहित विभिन्न फाउंड्री प्रक्रियाओं पर उपलब्ध है। कुछ इंजीनियर 1T-SRAM और एम्बेडेड DRAM शब्दों का परस्पर उपयोग करते हैं, क्योंकि कुछ फाउंड्री MoSys के 1T-SRAM को eDRAM के रूप में प्रदान करते हैं। हालाँकि, अन्य फाउंड्रीज़ एक विशिष्ट पेशकश के रूप में 1T-SRAM प्रदान करती हैं।
MoSys [[सिस्टम-ऑन-अ-चिप]] (SOC) अनुप्रयोगों में एम्बेडेड (ऑन-डाई) उपयोग के लिए भौतिक [[बौद्धिक संपदा]] के रूप में 1T-SRAM का विपणन करता है। यह चार्टर्ड, एसएमआईसी, टीएसएमसी और यूएमसी सहित विभिन्न फाउंड्री प्रक्रियाओं पर उपलब्ध है। कुछ इंजीनियर 1T-SRAM और एम्बेडेड DRAM शब्दों का परस्पर उपयोग करते हैं, क्योंकि कुछ फाउंड्री MoSys के 1T-SRAM को eDRAM के रूप में प्रदान करते हैं। हालाँकि, अन्य फाउंड्रीज़ विशिष्ट पेशकश के रूप में 1T-SRAM प्रदान करती हैं।


== प्रौद्योगिकी ==
== प्रौद्योगिकी ==
<!--This is mostly from the Microprocessor Report article-->
1T SRAM छोटे बैंकों की एक श्रृंखला के रूप में बनाया गया है (आमतौर पर 128 पंक्तियाँ × 256 बिट्स/पंक्ति, कुल 32 [[किलोबिट]]्स) जो एक बैंक आकार के SRAM कैश और एक बुद्धिमान नियंत्रक से जुड़ा होता है। यद्यपि नियमित DRAM की तुलना में स्थान-अक्षम है, छोटी शब्द रेखाएं बहुत अधिक गति की अनुमति देती हैं, इसलिए सरणी प्रति एक्सेस पूर्ण अर्थ और प्रीचार्ज (आरएएस चक्र) कर सकती है, जो उच्च गति यादृच्छिक पहुंच प्रदान करती है। प्रत्येक पहुंच एक बैंक तक है, जिससे अप्रयुक्त बैंकों को एक ही समय में ताज़ा किया जा सकता है। इसके अतिरिक्त, सक्रिय बैंक से पढ़ी गई प्रत्येक पंक्ति को बैंक के आकार के SRAM CPU कैश में कॉपी किया जाता है। एक बैंक तक बार-बार पहुंच की स्थिति में, जो रीफ्रेश चक्र के लिए समय की अनुमति नहीं देगा, दो विकल्प हैं: या तो सभी पहुंचें अलग-अलग पंक्तियों तक होंगी, इस स्थिति में सभी पंक्तियां स्वचालित रूप से रीफ्रेश हो जाएंगी, या कुछ पंक्तियों को बार-बार एक्सेस किया जाएगा। बाद वाले मामले में, कैश डेटा प्रदान करता है और सक्रिय बैंक की अप्रयुक्त पंक्ति को ताज़ा करने के लिए समय देता है।


<!--From the 1T-SRAM-Q white paper-->
1T SRAM छोटे बैंकों की श्रृंखला के रूप में बनाया गया है (आमतौर पर 128 पंक्तियाँ × 256 बिट्स/पंक्ति, कुल 32 [[किलोबिट]]्स) जो बैंक आकार के SRAM कैश और बुद्धिमान नियंत्रक से जुड़ा होता है। यद्यपि नियमित DRAM की तुलना में स्थान-अक्षम है, छोटी शब्द रेखाएं बहुत अधिक गति की अनुमति देती हैं, इसलिए सरणी प्रति एक्सेस पूर्ण अर्थ और प्रीचार्ज (आरएएस चक्र) कर सकती है, जो उच्च गति यादृच्छिक पहुंच प्रदान करती है। प्रत्येक पहुंच बैंक तक है, जिससे अप्रयुक्त बैंकों को ही समय में ताज़ा किया जा सकता है। इसके अतिरिक्त, सक्रिय बैंक से पढ़ी गई प्रत्येक पंक्ति को बैंक के आकार के SRAM CPU कैश में कॉपी किया जाता है। बैंक तक बार-बार पहुंच की स्थिति में, जो रीफ्रेश चक्र के लिए समय की अनुमति नहीं देगा, दो विकल्प हैं: या तो सभी पहुंचें अलग-अलग पंक्तियों तक होंगी, इस स्थिति में सभी पंक्तियां स्वचालित रूप से रीफ्रेश हो जाएंगी, या कुछ पंक्तियों को बार-बार एक्सेस किया जाएगा। बाद वाले मामले में, कैश डेटा प्रदान करता है और सक्रिय बैंक की अप्रयुक्त पंक्ति को ताज़ा करने के लिए समय देता है।
1T-SRAM की चार पीढ़ियाँ हो चुकी हैं:{{when|date=November 2022}}
 
1T-SRAM की चार पीढ़ियाँ हो चुकी हैं:
; मूल 1T-SRAM: 6T-SRAM का लगभग आधा आकार, आधे से भी कम शक्ति।
; मूल 1T-SRAM: 6T-SRAM का लगभग आधा आकार, आधे से भी कम शक्ति।
; 1T-SRAM-M: सेल फोन जैसे अनुप्रयोगों के लिए कम स्टैंडबाय बिजली की खपत वाला वेरिएंट।
; 1T-SRAM-M: सेल फोन जैसे अनुप्रयोगों के लिए कम स्टैंडबाय बिजली की खपत वाला वेरिएंट।
; 1T-SRAM-R: कम ​​सॉफ्ट त्रुटि दर के लिए Error_detection_and_correction#Error-correcting_code शामिल करता है। क्षेत्र दंड से बचने के लिए, यह छोटी बिट कोशिकाओं का उपयोग करता है, जिनमें स्वाभाविक रूप से उच्च त्रुटि दर होती है, लेकिन ईसीसी इसकी भरपाई कर देता है।
; 1T-SRAM-R: कम ​​सॉफ्ट त्रुटि दर के लिए Error_detection_and_correction#Error-correcting_code शामिल करता है। क्षेत्र दंड से बचने के लिए, यह छोटी बिट कोशिकाओं का उपयोग करता है, जिनमें स्वाभाविक रूप से उच्च त्रुटि दर होती है, लेकिन ईसीसी इसकी भरपाई कर देता है।
; 1T-SRAM-Q: यह क्वाड-डेंसिटी संस्करण एक छोटे मुड़े हुए कैपेसिटर का उत्पादन करने के लिए थोड़ी गैर-मानक निर्माण प्रक्रिया का उपयोग करता है, जिससे मेमोरी का आकार 1T-SRAM-R से फिर आधा हो जाता है। यह वेफर उत्पादन लागत में थोड़ा इजाफा करता है, लेकिन पारंपरिक DRAM कैपेसिटर निर्माण की तरह लॉजिक ट्रांजिस्टर निर्माण में हस्तक्षेप नहीं करता है।
; 1T-SRAM-Q: यह क्वाड-डेंसिटी संस्करण छोटे मुड़े हुए कैपेसिटर का उत्पादन करने के लिए थोड़ी गैर-मानक निर्माण प्रक्रिया का उपयोग करता है, जिससे मेमोरी का आकार 1T-SRAM-R से फिर आधा हो जाता है। यह वेफर उत्पादन लागत में थोड़ा इजाफा करता है, लेकिन पारंपरिक DRAM कैपेसिटर निर्माण की तरह लॉजिक ट्रांजिस्टर निर्माण में हस्तक्षेप नहीं करता है।


==अन्य एम्बेडेड मेमोरी प्रौद्योगिकियों के साथ तुलना==
==अन्य एम्बेडेड मेमोरी प्रौद्योगिकियों के साथ तुलना==
1T-SRAM की गति 6T-SRAM (मल्टी-मेगाबिट घनत्व पर) के बराबर है। यह eDRAM की तुलना में काफी तेज़ गति है, और क्वाड-डेंसिटी संस्करण केवल थोड़ा बड़ा है (10-15% का दावा किया गया है)। अधिकांश फाउंड्री प्रक्रियाओं पर, eDRAM वाले डिज़ाइनों के लिए अतिरिक्त (और महंगे) [[फोटोमास्क]] और प्रसंस्करण चरणों की आवश्यकता होती है, जो एक बड़े 1T-SRAM डाई की लागत की भरपाई करता है। इसके अलावा, उनमें से कुछ चरणों के लिए बहुत उच्च तापमान की आवश्यकता होती है और यह लॉजिक ट्रांजिस्टर बनने के बाद होना चाहिए, संभवतः उन्हें नुकसान पहुंचा सकता है।
1T-SRAM की गति 6T-SRAM (मल्टी-मेगाबिट घनत्व पर) के बराबर है। यह eDRAM की तुलना में काफी तेज़ गति है, और क्वाड-डेंसिटी संस्करण केवल थोड़ा बड़ा है (10-15% का दावा किया गया है)। अधिकांश फाउंड्री प्रक्रियाओं पर, eDRAM वाले डिज़ाइनों के लिए अतिरिक्त (और महंगे) [[फोटोमास्क]] और प्रसंस्करण चरणों की आवश्यकता होती है, जो बड़े 1T-SRAM डाई की लागत की भरपाई करता है। इसके अलावा, उनमें से कुछ चरणों के लिए बहुत उच्च तापमान की आवश्यकता होती है और यह लॉजिक ट्रांजिस्टर बनने के बाद होना चाहिए, संभवतः उन्हें नुकसान पहुंचा सकता है।


1T-SRAM डिवाइस (IC) फॉर्म में भी उपलब्ध है। [[ खेल घन ]] मुख्य मेमोरी स्टोरेज के रूप में 1T-SRAM का उपयोग करने वाला पहला [[ डब्ल्यूआईआई ]]डियो गेम सिस्टम था; गेमक्यूब में कई समर्पित 1T-SRAM डिवाइस हैं। 1T-SRAM का उपयोग GameCube, Wii के उत्तराधिकारी में भी किया जाता है।
1T-SRAM डिवाइस (IC) फॉर्म में भी उपलब्ध है। [[ खेल घन |खेल घन]] मुख्य मेमोरी स्टोरेज के रूप में 1T-SRAM का उपयोग करने वाला पहला [[ डब्ल्यूआईआई |डब्ल्यूआईआई]] डियो गेम सिस्टम था; गेमक्यूब में कई समर्पित 1T-SRAM डिवाइस हैं। 1T-SRAM का उपयोग GameCube, Wii के उत्तराधिकारी में भी किया जाता है।


यह [[1T DRAM]] के समान नहीं है, जो कि एक कैपेसिटर रहित DRAM सेल है जिसे अलग कैपेसिटर के बजाय इंसुलेटर ट्रांजिस्टर पर सिलिकॉन के परजीवी चैनल कैपेसिटर का उपयोग करके बनाया गया है।
यह [[1T DRAM]] के समान नहीं है, जो कि कैपेसिटर रहित DRAM सेल है जिसे अलग कैपेसिटर के बजाय इंसुलेटर ट्रांजिस्टर पर सिलिकॉन के परजीवी चैनल कैपेसिटर का उपयोग करके बनाया गया है।


MoSys 1T-SRAM सरणियों के लिए निम्नलिखित आकारों का दावा करता है:
MoSys 1T-SRAM सरणियों के लिए निम्नलिखित आकारों का दावा करता है:
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== यह भी देखें ==
== यह भी देखें ==
[http://patft.uspto.gov/netacgi/nph-Parser?Sect1=PTO1&Sect2=HITOFF&d=PALL&p=1&u=%2Fnetahtml%2FPTO%2Fsrchnum.htm&r=1&f=G&l=50&s1=7146454.PN.&OS=PN/ 7146454&आरएस=पीएन/7146454 यूएस पेटेंट 7,146,454]{{Dead link|date=June 2023 |bot=InternetArchiveBot |fix-attempted=yes }} 1T-SRAM आर्किटेक्चर में रिफ्रेश को छिपाना * ([[सरू सेमीकंडक्टर]] द्वारा) SRAM कैश का उपयोग करके DRAM रिफ्रेश को छिपाने के लिए एक समान प्रणाली का वर्णन करता है।
[http://patft.uspto.gov/netacgi/nph-Parser?Sect1=PTO1&Sect2=HITOFF&d=PALL&p=1&u=%2Fnetahtml%2FPTO%2Fsrchnum.htm&r=1&f=G&l=50&s1=7146454.PN.&OS=PN/ 7146454&आरएस=पीएन/7146454 यूएस पेटेंट 7,146,454] 1T-SRAM आर्किटेक्चर में रिफ्रेश को छिपाना * ([[सरू सेमीकंडक्टर]] द्वारा) SRAM कैश का उपयोग करके DRAM रिफ्रेश को छिपाने के लिए समान प्रणाली का वर्णन करता है।


== संदर्भ ==
== संदर्भ ==
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*{{cite report |last=Jones |first=Mark-Eric |title=1T-SRAM-Q: Quad-Density Technology Reins in Spiraling Memory Requirements |publisher=MoSys, Inc. |date=2003-10-14 |url=http://csserver.evansville.edu/~mr56/cs838/Paper16.pdf |access-date=2007-10-06 }}
*{{cite report |last=Jones |first=Mark-Eric |title=1T-SRAM-Q: Quad-Density Technology Reins in Spiraling Memory Requirements |publisher=MoSys, Inc. |date=2003-10-14 |url=http://csserver.evansville.edu/~mr56/cs838/Paper16.pdf |access-date=2007-10-06 }}
*[http://www.MoSys.com MoSys homepage]
*[http://www.MoSys.com MoSys homepage]
*[http://patft.uspto.gov/netacgi/nph-Parser?Sect2=PTO1&Sect2=HITOFF&p=1&u=%2Fnetahtml%2Fsearch-bool.html&r=1&f=G&l=50&d=PALL&RefSrch=yes&Query=PN%2F6256248 US Patent 6,256,248]{{Dead link|date=June 2023 |bot=InternetArchiveBot |fix-attempted=yes }} shows the DRAM array at the heart of 1T-SRAM.
*[http://patft.uspto.gov/netacgi/nph-Parser?Sect2=PTO1&Sect2=HITOFF&p=1&u=%2Fnetahtml%2Fsearch-bool.html&r=1&f=G&l=50&d=PALL&RefSrch=yes&Query=PN%2F6256248 US Patent 6,256,248] shows the DRAM array at the heart of 1T-SRAM.
*[http://patft.uspto.gov/netacgi/nph-Parser?Sect1=PTO2&Sect2=HITOFF&p=1&u=/netahtml/search-bool.html&r=15&f=G&l=50&co1=AND&d=ptxt&s1=1t-sram&OS=1t-sram&RS=1t-sram US Patent 6,487,135]{{Dead link|date=June 2023 |bot=InternetArchiveBot |fix-attempted=yes }} uses the term "1T DRAM" to describe the innards of 1T-SRAM.
*[http://patft.uspto.gov/netacgi/nph-Parser?Sect1=PTO2&Sect2=HITOFF&p=1&u=/netahtml/search-bool.html&r=15&f=G&l=50&co1=AND&d=ptxt&s1=1t-sram&OS=1t-sram&RS=1t-sram US Patent 6,487,135] uses the term "1T DRAM" to describe the innards of 1T-SRAM.
*{{cite news |title=1-T SRAM macros are preconfigured for fast integration in SoC designs |first=Techfor |last=Youths |date=2002-12-16 |url=https://techforyouths.com/1-t-sram-macros-are-preconfigured-for-fast-integration-in-soc-designs/ |access-date=2020-08-21 |archive-date=2019-07-20 |archive-url=https://web.archive.org/web/20190720145248/https://techforyouths.com/1-t-sram-macros-are-preconfigured-for-fast-integration-in-soc-designs/ |url-status=dead }}
*{{cite news |title=1-T SRAM macros are preconfigured for fast integration in SoC designs |first=Techfor |last=Youths |date=2002-12-16 |url=https://techforyouths.com/1-t-sram-macros-are-preconfigured-for-fast-integration-in-soc-designs/ |access-date=2020-08-21 |archive-date=2019-07-20 |archive-url=https://web.archive.org/web/20190720145248/https://techforyouths.com/1-t-sram-macros-are-preconfigured-for-fast-integration-in-soc-designs/ |url-status=dead }}
*{{cite news |title=NEC, Mosys push bounds of embedded DRAM |first=Anthony |last=Cataldo |newspaper=EE Times |issn=0192-1541 |date=2002-12-16 |url=http://www.eetimes.com/story/OEG20021216S0028 |access-date=2007-10-06}}
*{{cite news |title=NEC, Mosys push bounds of embedded DRAM |first=Anthony |last=Cataldo |newspaper=EE Times |issn=0192-1541 |date=2002-12-16 |url=http://www.eetimes.com/story/OEG20021216S0028 |access-date=2007-10-06}}

Revision as of 19:58, 22 November 2023

कंप्यूटर मेमोरी और डेटा स्टोरेज प्रकार
सामान्य
वाष्पशील
रैम
ऐतिहासिक
गैर-वाष्पशील
रोम
NVRAM
प्रारंभिक-चरण NVRAM
एनालॉग रिकॉर्डिंग
ऑप्टिकल
विकास में
ऐतिहासिक

1T-SRAM सितंबर 1998 में MoSys|MoSys, Inc. द्वारा शुरू की गई PSRAM|छद्म-स्थैतिक रैंडम-एक्सेस मेमोरी (PSRAM) तकनीक है, जो एम्बेडेड मेमोरी में पारंपरिक स्थैतिक रैंडम-एक्सेस मेमोरी (SRAM) के लिए उच्च-घनत्व विकल्प प्रदान करती है। अनुप्रयोग। मोसिस गतिशील रैंडम-एक्सेस मेमोरी (DRAM) की तरह सिंगल-ट्रांजिस्टर स्टोरेज सेल (बिट सेल) का उपयोग करता है, लेकिन बिट सेल को कंट्रोल सर्किटरी से घेरता है जो मेमोरी को कार्यात्मक रूप से SRAM के बराबर बनाता है (कंट्रोलर सभी DRAM-विशिष्ट ऑपरेशन जैसे प्रीचार्जिंग को छुपाता है) और ताज़ा करें)। 1T-SRAM (और सामान्य तौर पर PSRAM) में मानक एकल-चक्र SRAM इंटरफ़ेस होता है और यह आसपास के तर्क को उसी तरह दिखाई देता है जैसे SRAM दिखता है।

अपने -ट्रांजिस्टर बिट सेल के कारण, 1T-SRAM पारंपरिक (छह-ट्रांजिस्टर, या 6T) SRAM से छोटा है, और आकार और घनत्व में एम्बेडेड DRAM (eDRAM) के करीब है। साथ ही, 1T-SRAM का प्रदर्शन मल्टी-मेगाबिट घनत्व पर SRAM के बराबर है, eDRAM की तुलना में कम बिजली का उपयोग करता है और इसे पारंपरिक SRAM की तरह मानक CMOS लॉजिक प्रक्रिया में निर्मित किया जाता है।

MoSys सिस्टम-ऑन-अ-चिप (SOC) अनुप्रयोगों में एम्बेडेड (ऑन-डाई) उपयोग के लिए भौतिक बौद्धिक संपदा के रूप में 1T-SRAM का विपणन करता है। यह चार्टर्ड, एसएमआईसी, टीएसएमसी और यूएमसी सहित विभिन्न फाउंड्री प्रक्रियाओं पर उपलब्ध है। कुछ इंजीनियर 1T-SRAM और एम्बेडेड DRAM शब्दों का परस्पर उपयोग करते हैं, क्योंकि कुछ फाउंड्री MoSys के 1T-SRAM को eDRAM के रूप में प्रदान करते हैं। हालाँकि, अन्य फाउंड्रीज़ विशिष्ट पेशकश के रूप में 1T-SRAM प्रदान करती हैं।

प्रौद्योगिकी

1T SRAM छोटे बैंकों की श्रृंखला के रूप में बनाया गया है (आमतौर पर 128 पंक्तियाँ × 256 बिट्स/पंक्ति, कुल 32 किलोबिट्स) जो बैंक आकार के SRAM कैश और बुद्धिमान नियंत्रक से जुड़ा होता है। यद्यपि नियमित DRAM की तुलना में स्थान-अक्षम है, छोटी शब्द रेखाएं बहुत अधिक गति की अनुमति देती हैं, इसलिए सरणी प्रति एक्सेस पूर्ण अर्थ और प्रीचार्ज (आरएएस चक्र) कर सकती है, जो उच्च गति यादृच्छिक पहुंच प्रदान करती है। प्रत्येक पहुंच बैंक तक है, जिससे अप्रयुक्त बैंकों को ही समय में ताज़ा किया जा सकता है। इसके अतिरिक्त, सक्रिय बैंक से पढ़ी गई प्रत्येक पंक्ति को बैंक के आकार के SRAM CPU कैश में कॉपी किया जाता है। बैंक तक बार-बार पहुंच की स्थिति में, जो रीफ्रेश चक्र के लिए समय की अनुमति नहीं देगा, दो विकल्प हैं: या तो सभी पहुंचें अलग-अलग पंक्तियों तक होंगी, इस स्थिति में सभी पंक्तियां स्वचालित रूप से रीफ्रेश हो जाएंगी, या कुछ पंक्तियों को बार-बार एक्सेस किया जाएगा। बाद वाले मामले में, कैश डेटा प्रदान करता है और सक्रिय बैंक की अप्रयुक्त पंक्ति को ताज़ा करने के लिए समय देता है।

1T-SRAM की चार पीढ़ियाँ हो चुकी हैं:

मूल 1T-SRAM
6T-SRAM का लगभग आधा आकार, आधे से भी कम शक्ति।
1T-SRAM-M
सेल फोन जैसे अनुप्रयोगों के लिए कम स्टैंडबाय बिजली की खपत वाला वेरिएंट।
1T-SRAM-R
कम ​​सॉफ्ट त्रुटि दर के लिए Error_detection_and_correction#Error-correcting_code शामिल करता है। क्षेत्र दंड से बचने के लिए, यह छोटी बिट कोशिकाओं का उपयोग करता है, जिनमें स्वाभाविक रूप से उच्च त्रुटि दर होती है, लेकिन ईसीसी इसकी भरपाई कर देता है।
1T-SRAM-Q
यह क्वाड-डेंसिटी संस्करण छोटे मुड़े हुए कैपेसिटर का उत्पादन करने के लिए थोड़ी गैर-मानक निर्माण प्रक्रिया का उपयोग करता है, जिससे मेमोरी का आकार 1T-SRAM-R से फिर आधा हो जाता है। यह वेफर उत्पादन लागत में थोड़ा इजाफा करता है, लेकिन पारंपरिक DRAM कैपेसिटर निर्माण की तरह लॉजिक ट्रांजिस्टर निर्माण में हस्तक्षेप नहीं करता है।

अन्य एम्बेडेड मेमोरी प्रौद्योगिकियों के साथ तुलना

1T-SRAM की गति 6T-SRAM (मल्टी-मेगाबिट घनत्व पर) के बराबर है। यह eDRAM की तुलना में काफी तेज़ गति है, और क्वाड-डेंसिटी संस्करण केवल थोड़ा बड़ा है (10-15% का दावा किया गया है)। अधिकांश फाउंड्री प्रक्रियाओं पर, eDRAM वाले डिज़ाइनों के लिए अतिरिक्त (और महंगे) फोटोमास्क और प्रसंस्करण चरणों की आवश्यकता होती है, जो बड़े 1T-SRAM डाई की लागत की भरपाई करता है। इसके अलावा, उनमें से कुछ चरणों के लिए बहुत उच्च तापमान की आवश्यकता होती है और यह लॉजिक ट्रांजिस्टर बनने के बाद होना चाहिए, संभवतः उन्हें नुकसान पहुंचा सकता है।

1T-SRAM डिवाइस (IC) फॉर्म में भी उपलब्ध है। खेल घन मुख्य मेमोरी स्टोरेज के रूप में 1T-SRAM का उपयोग करने वाला पहला डब्ल्यूआईआई डियो गेम सिस्टम था; गेमक्यूब में कई समर्पित 1T-SRAM डिवाइस हैं। 1T-SRAM का उपयोग GameCube, Wii के उत्तराधिकारी में भी किया जाता है।

यह 1T DRAM के समान नहीं है, जो कि कैपेसिटर रहित DRAM सेल है जिसे अलग कैपेसिटर के बजाय इंसुलेटर ट्रांजिस्टर पर सिलिकॉन के परजीवी चैनल कैपेसिटर का उपयोग करके बनाया गया है।

MoSys 1T-SRAM सरणियों के लिए निम्नलिखित आकारों का दावा करता है:

1T-SRAM Cell sizes (μm²/bit or mm²/Mbit)
Process node 250 nm 180 nm 130 nm 90 nm 65 nm 45 nm
6T-SRAM bit cell 7.56 4.65 2.43 1.36 0.71 0.34
with overhead 11.28 7.18 3.73 2.09 1.09 0.52
1T-SRAM bit cell 3.51 1.97 1.10 0.61 0.32 0.15
with overhead 7.0 3.6 1.9 1.1 0.57 0.28
1T-SRAM-Q bit cell 0.50 0.28 0.15 0.07
with overhead 1.05 0.55 0.29 0.14


यह भी देखें

7146454&आरएस=पीएन/7146454 यूएस पेटेंट 7,146,454 1T-SRAM आर्किटेक्चर में रिफ्रेश को छिपाना * (सरू सेमीकंडक्टर द्वारा) SRAM कैश का उपयोग करके DRAM रिफ्रेश को छिपाने के लिए समान प्रणाली का वर्णन करता है।

संदर्भ

  • Glaskowsky, Peter N. (1999-09-13). "MoSys Explains 1T-SRAM Technology: Unique Architecture Hides Refresh, Makes DRAM Work Like SRAM" (PDF). Microprocessor Report. 13 (12). Retrieved 2007-10-06.
  • Jones, Mark-Eric (2003-10-14). 1T-SRAM-Q: Quad-Density Technology Reins in Spiraling Memory Requirements (PDF) (Report). MoSys, Inc. Retrieved 2007-10-06.
  • MoSys homepage
  • US Patent 6,256,248 shows the DRAM array at the heart of 1T-SRAM.
  • US Patent 6,487,135 uses the term "1T DRAM" to describe the innards of 1T-SRAM.
  • Youths, Techfor (2002-12-16). "1-T SRAM macros are preconfigured for fast integration in SoC designs". Archived from the original on 2019-07-20. Retrieved 2020-08-21.
  • Cataldo, Anthony (2002-12-16). "NEC, Mosys push bounds of embedded DRAM". EE Times. ISSN 0192-1541. Retrieved 2007-10-06.
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