भौतिक सत्यापन: Difference between revisions
No edit summary |
No edit summary |
||
| (3 intermediate revisions by 2 users not shown) | |||
| Line 1: | Line 1: | ||
{{Short description|Integrated circuit behavior verification process}} | {{Short description|Integrated circuit behavior verification process}} | ||
'''भौतिक सत्यापन''' एक ऐसी प्रक्रिया है जिसमें एक [[एकीकृत सर्किट लेआउट]] (आईसी लेआउट) डिजाइन को सही विद्युत और तार्किक कार्यक्षमता और विनिर्माण क्षमता सुनिश्चित करने के लिए ईडीए सॉफ्टवेयर टूल्स के माध्यम से सत्यापित किया जाता है। इस प्रकार सत्यापन में डिज़ाइन नियम जाँच (डीआरसी), [[लेआउट बनाम योजनाबद्ध]] (एल.वी.एस), एक्सओआर (अनन्य ओआर ), [[एंटीना प्रभाव]] और विद्युत नियम जाँच (ईआरसी) सम्मिलित हैं। | '''भौतिक सत्यापन''' एक ऐसी प्रक्रिया है जिसमें एक [[एकीकृत सर्किट लेआउट]] (आईसी लेआउट) डिजाइन को सही विद्युत और तार्किक कार्यक्षमता और विनिर्माण क्षमता सुनिश्चित करने के लिए ईडीए सॉफ्टवेयर टूल्स के माध्यम से सत्यापित किया जाता है। इस प्रकार सत्यापन में डिज़ाइन नियम जाँच (डीआरसी), [[लेआउट बनाम योजनाबद्ध]] (एल.वी.एस), एक्सओआर (अनन्य ओआर ), [[एंटीना प्रभाव]] और विद्युत नियम जाँच (ईआरसी) सम्मिलित हैं।<ref name="PDbook_p10">A. Kahng, et al.: ''VLSI Physical Design: From Graph Partitioning to Timing Closure'', {{ISBN|978-90-481-9590-9}}, {{doi|10.1007/978-90-481-9591-6}}, p. 10.</ref> | ||
== डिजाइन नियम जांच (डीआरसी) == | == डिजाइन नियम जांच (डीआरसी) == | ||
| Line 31: | Line 31: | ||
* Kahng, A. (2011). ''VLSI Physical Design: From Graph Partitioning to Timing Closure'', {{ISBN|978-90-481-9590-9}}, {{doi|10.1007/978-90-481-9591-6}} | * Kahng, A. (2011). ''VLSI Physical Design: From Graph Partitioning to Timing Closure'', {{ISBN|978-90-481-9590-9}}, {{doi|10.1007/978-90-481-9591-6}} | ||
{{DEFAULTSORT:Physical Verification}} | {{DEFAULTSORT:Physical Verification}} | ||
[[Category:Created On 19/06/2023|Physical Verification]] | |||
[[Category:Lua-based templates|Physical Verification]] | |||
[[Category: Machine Translated Page]] | [[Category:Machine Translated Page|Physical Verification]] | ||
[[Category: | [[Category:Pages with reference errors|Physical Verification]] | ||
[[Category:Pages with script errors|Physical Verification]] | |||
[[Category:Short description with empty Wikidata description|Physical Verification]] | |||
[[Category:Template documentation pages|Short description/doc]] | |||
[[Category:Templates Vigyan Ready|Physical Verification]] | |||
[[Category:Templates that add a tracking category|Physical Verification]] | |||
[[Category:Templates that generate short descriptions|Physical Verification]] | |||
[[Category:Templates using TemplateData|Physical Verification]] | |||
Latest revision as of 12:52, 6 July 2023
भौतिक सत्यापन एक ऐसी प्रक्रिया है जिसमें एक एकीकृत सर्किट लेआउट (आईसी लेआउट) डिजाइन को सही विद्युत और तार्किक कार्यक्षमता और विनिर्माण क्षमता सुनिश्चित करने के लिए ईडीए सॉफ्टवेयर टूल्स के माध्यम से सत्यापित किया जाता है। इस प्रकार सत्यापन में डिज़ाइन नियम जाँच (डीआरसी), लेआउट बनाम योजनाबद्ध (एल.वी.एस), एक्सओआर (अनन्य ओआर ), एंटीना प्रभाव और विद्युत नियम जाँच (ईआरसी) सम्मिलित हैं।[1]
डिजाइन नियम जांच (डीआरसी)
इस प्रकार डीआरसी सत्यापित करता है कि लेआउट सभी प्रौद्योगिकी-लगाए गए बाधाओं को पूरा करता है। डीआरसी रासायनिक-यांत्रिक पॉलिशिंग (सीएमपी) के लिए परत घनत्व की भी पुष्टि करता है।[1]
लेआउट बनाम योजनाबद्ध (एल.वी.एस)
एल.वी.एस डिज़ाइन की कार्यक्षमता की पुष्टि करता है। इस प्रकार लेआउट से, एक नेटलिस्ट प्राप्त की जाती है और तर्क संश्लेषण या सर्किट डिजाइन से निर्मित मूल नेटलिस्ट के साथ तुलना की जाती है।[1]
एक्सओआर जांच
यह जांच सामान्यतः मेटल स्पिन के बाद की जाती है, जहां मूल और संशोधित डेटाबेस की तुलना की जाती है। इस प्रकार यह पुष्टि करने के लिए किया जाता है कि वांछित संशोधन किए गए हैं और दुर्घटनावश कोई अवांछित संशोधन नहीं किए गए हैं। इस प्रकार इस चरण में लेआउट ज्यामिति के एक्सओआर ऑपरेशन द्वारा दो लेआउट डेटाबेस/जीडीएस की तुलना करना सम्मिलित है। इस जाँच से एक डेटाबेस का परिणाम तैयार होता है जिसमें दोनों लेआउट में सभी बेमेल ज्यामितीय हैं।
एंटीना जांच
एंटीना मूल रूप से एक धातु इंटरकनेक्ट है, अर्थात, पॉलीसिलिकॉन या धातु जैसा एक कंडक्टर, जो वेफर के प्रसंस्करण चरणों के समय सिलिकॉन या ग्राउंडेड से विद्युत रूप से जुड़ा नहीं है।[1] इस प्रकार विनिर्माण प्रक्रिया के समय प्लाज़्मा नक़्क़ाशी जैसे कुछ निर्माण चरणों के समय एंटीना पर आवेश संचय हो सकता है, जो नक़्क़ाशी के लिए अत्यधिक आयनित पदार्थ का उपयोग करता है। यदि सिलिकॉन से कनेक्शन उपस्तिथ नहीं है, तो इंटरकनेक्ट पर उस बिंदु पर चार्ज बन सकते हैं जिस पर तेजी से डिस्चार्ज होता है और पतले ट्रांजिस्टर गेट ऑक्साइड को स्थायी भौतिक क्षति होती है। इस प्रकार इस तीव्र और विनाशकारी घटना को एंटीना प्रभाव के रूप में जाना जाता है। इस प्रकार नोड को सुरक्षित रूप से डिस्चार्ज करने के लिए एक छोटा एंटीना डायोड जोड़कर या किसी अन्य धातु की परत तक रूट करके और फिर नीचे जाकर एंटीना को विभाजित करके एंटीना की त्रुटियों को ठीक किया जा सकता है।[1]
इस प्रकार एंटीना अनुपात को कंडक्टर के भौतिक क्षेत्र के बीच के अनुपात के रूप में परिभाषित किया जाता है जो एंटेना को कुल गेट ऑक्साइड क्षेत्र बनाता है जिससे एंटीना विद्युत रूप से जुड़ा होता है।
विद्युत नियम जांच (ईआरसी)
ईआरसी बिजली और ग्राउंड कनेक्शन की शुद्धता की पुष्टि करता है और सिग्नल ट्रांजिशन टाइम (स्लीव), कैपेसिटिव लोड और फैनआउट उचित रूप से सीमित हैं।[1] इस प्रकार इसमें जांच करना सम्मिलित हो सकता है
- उचित संपर्क और अंतराल के लिए अच्छी तरह से और सब्सट्रेट क्षेत्र जिससे सही बिजली और जमीनी कनेक्शन सुनिश्चित हो सके।
- असंबद्ध इनपुट या शॉर्ट आउटपुट।
इस प्रकार गेट्स को आपूर्तियों से सीधे नहीं जुड़ना चाहिए; कनेक्शन केवल टाई उच्च/निम्न सेल के माध्यम से होना चाहिए।
इस प्रकार ईआरसी जांच एप्लिकेशन-विशिष्ट एकीकृत सर्किट की सामान्य परिचालन स्थितियों के बारे में धारणाओं पर आधारित होते हैं, इसलिए वे कई या नकारात्मक आपूर्ति वाले एएसआईसी पर कई गलत चेतावनी दे सकते हैं।
वे स्थिरविद्युत निर्वाह (ईएसडी) क्षति के लिए अति संवेदनशील संरचनाओं की भी जांच कर सकते हैं।
संदर्भ
- ↑ 1.0 1.1 1.2 1.3 1.4 1.5 A. Kahng, et al.: VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, p. 10.
अग्रिम पठन
- Clein, D. (2000). CMOS IC Layout. Newnes. ISBN 0-7506-7194-7
- Kahng, A. (2011). VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6
