गतिशील तर्क (डिजिटल इलेक्ट्रॉनिक्स): Difference between revisions
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इंटीग्रेटेड | इंटीग्रेटेड परिपथ डिज़ाइन में, '''गतिशील तर्क''' (या कभी-कभी '''क्लॉक्ड तर्क''') [[संयोजन तर्क|कॉम्बिनेशन तर्क]] परिपथ में एक डिज़ाइन पद्धति है, जो विशेष रूप से धातु-ऑक्साइड-अर्धचालक (एमओएस) कार्यविधि में कार्यान्वित की जाती है। [[भटका हुआ समाई|स्ट्रे और गेट]] धारिता में सूचना के अस्थायी संचयन का उपयोग करके इसे तथाकथित [[स्थैतिक तर्क|स्टैटिक तर्क]] से भिन्न किया जाता है।<ref name="Wanhammar1999">{{cite book|author=Lars Wanhammar|title=डीएसपी एकीकृत सर्किट|url=https://books.google.com/books?id=O88sXLox7tAC&pg=PA37|year=1999|publisher=Academic Press|isbn=978-0-12-734530-7|page=37}}</ref> यह 1970 के दशक में लोकप्रिय था और वर्तमान में उच्च-चाल [[डिजिटल इलेक्ट्रॉनिक्स]] विशेष रूप से केंद्रीय प्रसंस्करण इकाइयों (सीपीयू) के डिजाइन में पुनरुत्थान देखा गया है। गतिशील तर्क परिपथ सामान्यतः स्टैटिक समकक्षों की तुलना में तेज़ होते हैं और कम सतह क्षेत्र की आवश्यकता होती है, किन्तु इन्हें डिज़ाइन करना अधिक कठिन होता है। स्टैटिक तर्क की तुलना में गतिशील तर्क में वोल्टेज संक्रमण की औसत दर अधिक होती है,<ref name="MarshallNatarajan2002">{{cite book|author1=Andrew Marshall|author2=Sreedhar Natarajan|title=SOI design: analog, memory and digital techniques|url=https://books.google.com/books?id=EgXw8sjIX0oC&pg=PA125|year=2002|publisher=Springer|isbn=978-0-7923-7640-8|page=125}}</ref> किन्तु परिवर्तित होने वाले [[सीपीयू शक्ति अपव्यय|धारिता लोड]] छोटे होते हैं<ref name=Raj/latha >{{cite book|author=A. Albert Raj, T. Latha|title=वीएलएसआई डिज़ाइन|date=21 October 2008|url=https://books.google.com/books?id=Fg3PBibITjAC&pg=PA167|publisher=PHI Learning Pvt. Ltd.|isbn=978-81-203-3431-1|page=167}}</ref> इसलिए विभिन्न ट्रेडऑफ़ के आधार पर गतिशील तर्क की कुल विद्युत व्यय अधिक या कम हो सकती है। किसी विशेष तर्क वर्ग का उल्लेख करते समय, गतिशील विशेषण सामान्यतः डिज़ाइन पद्धति जैसे गतिशील [[सीएमओएस]]<ref>जैकबएनजी2007 >{{cite book|author1=Bruce Jacob|author2=Spencer Ng|author3=David Wang|title=मेमोरी सिस्टम: कैश, DRAM, डिस्क|url=https://books.google.com/books?id=G-D6KFwnVsgC&pg=PA270|year=2007|publisher=Morgan Kaufmann|isbn=978-0-12-379751-3|page=270}}</ref> या गतिशील एसओआई डिज़ाइन को भिन्न करने के लिए पर्याप्त होता है।<ref name="MarshallNatarajan2002"/> | ||
धारिता पर वोल्टेज के माध्यम से गतिशील स्थिति संचयन के उपयोग के अतिरिक्त, गतिशील तर्क को तथाकथित स्टैटिक तर्क से भिन्न किया जाता है क्योंकि गतिशील तर्क संयोजन तर्क के कार्यान्वयन में एक घड़ी संकेत का उपयोग करता है। [[ घड़ी का संकेत |घड़ी संकेत]] का सामान्य उपयोग [[अनुक्रमिक तर्क]] परिपथ में संक्रमण को सिंक्रनाइज़ करना है। संयोजन तर्क के अधिकांश कार्यान्वयन के लिए, घड़ी संकेत की भी आवश्यकता नहीं होती है। संयोजी परिपथ को संदर्भित करने के लिए उपयोग की जाने वाली स्टैटिक/गतिशील शब्दावली मेमोरी उपकरणों को भिन्न करने के लिए उपयोग किए जाने वाले समान विशेषणों के उपयोग से संबंधित है, उदाहरण के लिए [[गतिशील रैम]] से [[स्थिर रैम|स्टैटिक रैम]], उस गतिशील रैम में धारिता पर वोल्टेज के रूप में स्थिति को गतिशील रूप से संग्रहीत किया जाता है, जिसे समय-समय पर रिफ्रेश किया जाना चाहिए। किन्तु उपयोग में भी अंतर हैं; गतिशील तर्क और स्टैटिक स्टोरेज वाले सिस्टम में घड़ी को उचित चरण में रोका जा सकता है।<ref name="Harris2001">{{cite book|author=David Harris|title=तिरछा-सहिष्णु सर्किट डिजाइन|url=https://books.google.com/books?id=Sg23rIYuIPEC&pg=PA38 |year=2001|publisher=Morgan Kaufmann|isbn=978-1-55860-636-4|page=38}}</ref> | |||
== स्टैटिक विरुद्ध | == स्टैटिक विरुद्ध गतिशील तर्क == | ||
स्टैटिक और | स्टैटिक और गतिशील तर्क के मध्य सबसे बड़ा अंतर यह है कि गतिशील तर्क में, संयोजन तर्क का मूल्यांकन करने के लिए घड़ी संकेत का उपयोग किया जाता है। स्टैटिक तर्क कहे जाने वाले अधिकांश प्रकार के तर्क डिज़ाइन में आउटपुट को उच्च या निम्न स्तर पर चलाने के लिए सदैव कुछ तंत्र होता है। [[ट्रांजिस्टर-ट्रांजिस्टर तर्क]] और पारंपरिक सीएमओएस जैसी कई लोकप्रिय तर्क शैलियों में इस सिद्धांत को एक कथन के रूप में दोहराया जा सकता है कि आउटपुट और आपूर्ति [[वोल्टेज]] या [[ग्राउंड (बिजली)|ग्राउंड (विद्युत)]] के मध्य सदैव एक कम-प्रतिबाधा डीसी पथ होता है। एक साइड नोट के रूप में, [[त्रि-राज्य बफर|त्रि-स्टेट बफर]] जैसे उच्च [[विद्युत प्रतिबाधा]] आउटपुट के स्थितियों में इस परिभाषा में निश्चित रूप से एक अपवाद है; चूँकि, इन स्थितियों में भी परिपथ को एक बड़े सिस्टम के अन्दर उपयोग करने का उद्देश है जहां कुछ तंत्र आउटपुट चलाएंगे, और वे स्टैटिक तर्क से अलग नहीं हैं। | ||
इसके विपरीत, | इसके विपरीत, गतिशील तर्क में, सदैव आउटपुट को उच्च या निम्न चलाने वाला कोई तंत्र नहीं होता है। इस अवधारणा के सबसे सामान्य संस्करण में, घड़ी चक्र के भिन्न-भिन्न भागों के समय आउटपुट उच्च या निम्न संचालित होता है। समय अंतराल के समय जब आउटपुट को सक्रिय रूप से संचालित नहीं किया जा रहा है, तब स्ट्रै धारिता इसे संचालित स्तर की कुछ सहनशीलता थ्रेसहोल्ड के अन्दर स्तर बनाए रखने का कारण बनता है। | ||
गतिशील तर्क के लिए इतनी तेज़ न्यूनतम घड़ी दर की आवश्यकता होती है कि प्रत्येक गतिशील गेट की आउटपुट स्थिति का उपयोग या रिफ्रेश किया जा सके, इससे पहले कि आउटपुट धारिता में आवेशित इतना लीक हो जाए कि घड़ी चक्र के भाग के समय आउटपुट की डिजिटल स्थिति बदल जाए। आउटपुट सक्रिय रूप से संचालित नहीं हो रहा है. | |||
स्टैटिक | स्टैटिक तर्क की कोई न्यूनतम घड़ी दर नहीं है - घड़ी को अनिश्चित काल तक रोका जा सकता है। चूंकि ऐसा लग सकता है कि लंबे समय तक कुछ भी नहीं करना विशेष रूप से उपयोगी नहीं है, इससे तीन लाभ होते हैं: | ||
* किसी भी समय किसी सिस्टम को रोकने में सक्षम होने से डिबगिंग और परीक्षण बहुत आसान हो जाता है, जिससे निर्देश चरण जैसी विधियाँ सक्षम हो जाती हैं। | * किसी भी समय किसी सिस्टम को रोकने में सक्षम होने से डिबगिंग और परीक्षण बहुत आसान हो जाता है, जिससे निर्देश चरण जैसी विधियाँ सक्षम हो जाती हैं। | ||
* किसी सिस्टम को अधिक कम [[ घड़ी की दर | | * किसी सिस्टम को अधिक कम [[ घड़ी की दर |घड़ी की दर]] पर चलाने में सक्षम होने से [[कम-शक्ति वाले इलेक्ट्रॉनिक्स]] को दी गई बैटरी पर लंबे समय तक चलने की अनुमति मिलती है। | ||
* पूर्णतः स्टैटिक प्रणाली तुरंत वहीं से प्रारंभ हो सकती है जहां से इसे छोड़ा था; किसी व्यक्ति को सिस्टम के बूट होने या फिर से प्रारंभ होने की प्रतीक्षा नहीं करना पड़ती है।<ref> | * पूर्णतः स्टैटिक प्रणाली तुरंत वहीं से प्रारंभ हो सकती है जहां से इसे छोड़ा था; किसी व्यक्ति को सिस्टम के बूट होने या फिर से प्रारंभ होने की प्रतीक्षा नहीं करना पड़ती है।<ref> | ||
Richard Murray. | Richard Murray. | ||
[https://heyrick.eu/software/pb2/hardware.html "PocketBook II hardware"]. | [https://heyrick.eu/software/pb2/hardware.html "PocketBook II hardware"]. | ||
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किसी भी समय किसी भी अवधि के लिए सिस्टम को रोकने में सक्षम होने का उपयोग सीपीयू को एसिंक्रोनस इवेंट में सिंक्रनाइज़ करने के लिए भी किया जा सकता है। जबकि ऐसा करने के लिए अन्य तंत्र हैं, जैसे इंटरप्ट, पोलिंग लूप, प्रोसेसर निष्क्रिय इनपुट पिन (उदाहरण के लिए, [[एमओएस टेक्नोलॉजी 6502]] पर आरडीवाई), या प्रोसेसर बस चक्र विस्तार तंत्र जैसे डब्लूएआईटी इनपुट, | किसी भी समय किसी भी अवधि के लिए सिस्टम को रोकने में सक्षम होने का उपयोग सीपीयू को एसिंक्रोनस इवेंट में सिंक्रनाइज़ करने के लिए भी किया जा सकता है। जबकि ऐसा करने के लिए अन्य तंत्र हैं, जैसे इंटरप्ट, पोलिंग लूप, प्रोसेसर निष्क्रिय इनपुट पिन (उदाहरण के लिए, [[एमओएस टेक्नोलॉजी 6502]] पर आरडीवाई), या प्रोसेसर बस चक्र विस्तार तंत्र जैसे डब्लूएआईटी इनपुट, घड़ी को गेट करने के लिए हार्डवेयर का उपयोग करना स्टेटिक-कोर सीपीयू सरल है, और अस्थायी रूप से अधिक त्रुटिहीन है, कोई प्रोग्राम कोड मेमोरी का उपयोग नहीं करता है, और प्रतीक्षा करते समय सीपीयू में लगभग कोई शक्ति का उपयोग नहीं होता है। मूल डिज़ाइन में, प्रतीक्षा प्रारंभ करने के लिए, सीपीयू बाइनरी लैच बिट सेट करने के लिए रजिस्टर को लिखेगा जो प्रोसेसर घड़ी के साथ ANDed या ORed होगा, जिससे प्रोसेसर रुक जाएगा। परिधीय उपकरण से सिग्नल इस कुंडी को रीसेट कर देगा, जिससे सीपीयू संचालन फिर से प्रारंभ हो जाएगा। यह सुनिश्चित करने के लिए हार्डवेयर तर्क को आवश्यक रूप से लैच नियंत्रण इनपुट को गेट करना चाहिए कि लैच आउटपुट ट्रांज़िशन के कारण घड़ी संकेत का स्तर तुरंत नहीं बदलता है और घड़ी पल्स, या तब उच्च या निम्न, जो सामान्य से कम है, का कारण नहीं बनता है। | ||
विशेष रूप से, चूंकि कई लोकप्रिय सीपीयू | विशेष रूप से, चूंकि कई लोकप्रिय सीपीयू गतिशील तर्क का उपयोग करते हैं, केवल [[स्थैतिक कोर|स्टैटिक कोर]] - पूरी तरह से स्टैटिक प्रौद्योगिकी के साथ डिजाइन किए गए सीपीयू - अपने उच्च विकिरण सख्त होने के कारण अंतरिक्ष उपग्रहों में उपयोग करने योग्य हैं।<ref>{{cite web |last1=Gülzow |first1=Peter |title=कोई जोखिम नहीं, कोई मज़ा नहीं!|url=https://amsat-dl.org/yahue.html/ |website=AMSAT-DL |access-date=15 September 2021 |archive-url=https://web.archive.org/web/20130413133157/http://www.amsat-dl.org/yahue.html |archive-date=13 April 2013 |url-status=dead |translator-last=Moe |translator-first=Don}}</ref>{{Better source needed|reason=Citation discusses radiation hardness as pertaining to a specific project, but does not clearly or reliably make or support the claim that this makes fully-static logic families mandatory.|date=September 2021}} | ||
जब ठीक से डिज़ाइन किया जाता है, | जब ठीक से डिज़ाइन किया जाता है, तब गतिशील तर्क स्टैटिक तर्क से दोगुना तेज़ हो सकता है। यह केवल तेज़ एन ट्रांजिस्टर का उपयोग करता है, जो ट्रांजिस्टर आकार अनुकूलन में सुधार करता है। स्टैटिक तर्क धीमा है क्योंकि इसमें [[ संधारित्र |संधारित्र]] [[इलेक्ट्रॉनिक लोड]] की [[ सीमा वोल्टेज |थ्रेसहोल्ड वोल्टेज]] दोगुना है, और तर्क के लिए धीमे p ट्रांजिस्टर का उपयोग करता है। गतिशील तर्क के साथ काम करना कठिन हो सकता है, किन्तु बढ़ी हुई प्रसंस्करण गति की आवश्यकता होने पर यह एकमात्र विकल्प हो सकता है। इन दिनों 2{{When|date=February 2011}} गीगाहर्ट्ज से अधिक पर चलने वाले अधिकांश इलेक्ट्रॉनिक्स को गतिशील तर्क की आवश्यकता होती है, चूंकि इंटेल जैसे कुछ निर्माताओं ने विद्युत की व्यय को कम करने के लिए पूरी तरह से स्टैटिक तर्क का उपयोग करके चिप्स डिजाइन किए हैं।<ref name="anandtech">{{Cite web|url=http://www.anandtech.com/cpuchipsets/intel/showdoc.aspx?i=3448&p=9|title=The Dark Knight: Intel's Core i7}}</ref> ध्यान दें कि विद्युत के उपयोग को कम करने से न केवल सीमित विद्युत स्रोतों जैसे कि बैटरी या सौर सरणी (अंतरिक्ष यान में) के साथ चलने का समय बढ़ जाता है, किन्तु यह आवश्यक हीट सिंक प्रशंसकों आदि के आकार को कम करने के लिए थर्मल डिजाइन आवश्यकताओं को भी कम कर देता है, जिसके परिणामस्वरूप सिस्टम का वजन और निवेश कम हो जाती है। | ||
सामान्यतः, | सामान्यतः, गतिशील तर्क किसी भी समय स्विच करने वाले ट्रांजिस्टर की संख्या को अधिक बढ़ा देता है, जिससे स्टैटिक सीएमओएस पर विद्युत की व्यय बढ़ जाती है।<ref name="anandtech" /> ऐसे कई कम-शक्ति वाले इलेक्ट्रॉनिक्स हैं जिन्हें गतिशील तर्क आधारित प्रणाली में प्रायुक्त किया जा सकता है। इसके अतिरिक्त, प्रत्येक रेल स्वैच्छिक रूप से बिट्स की संख्या बता सकती है, और विद्युत नष्ट करने वाली कोई दोष नहीं है। गतिशील तर्क में पावर-सेविंग घड़ी गेटिंग और एसिंक्रोनस कार्यविधि बहुत अधिक स्वाभाविक हैं। | ||
== स्टैटिक | == स्टैटिक तर्क उदाहरण == | ||
उदाहरण के | उदाहरण के लिये, सीएमओएस एनएएनडी गेट के स्टैटिक तर्क कार्यान्वयन पर विचार करें: | ||
[[File:CMOS NAND.svg|center|150px]]यह | [[File:CMOS NAND.svg|center|150px]]यह परिपथ तर्क फलन को कार्यान्वित करता है | ||
:<math>Out = \overline{AB}</math> | :<math>Out = \overline{AB}</math> | ||
यदि | यदि A और B दोनों ऊंचे हैं, तब आउटपुट कम खींचा जाएगा। यदि A या B में से कोई भी कम है, तब आउटपुट उच्च खींचा जाएगा। हर समय, आउटपुट या तब कम या अधिक खींचा जाता है। | ||
== | == गतिशील तर्क उदाहरण == | ||
अब उसी | अब उसी तर्क फलन के गतिशील तर्क कार्यान्वयन पर विचार करें: | ||
[[File:Dlnand.svg|center|200px]] | [[File:Dlnand.svg|center|200px]]गतिशील तर्क परिपथ को दो चरणों की आवश्यकता होती है। पहला चरण, जब घड़ी कम होती है, तब सेटअप चरण या प्रीचार्ज चरण कहा जाता है, और दूसरा चरण, जब घड़ी अधिक होता है, तब मूल्यांकन चरण कहा जाता है। सेटअप चरण में, आउटपुट को बिना किसी नियम (इनपुट A और B के मानों पर कोई अंतर नहीं पड़ता) के उच्च संचालित किया जाता है। संधारित्र, जो इस गेट की भार धारिता का प्रतिनिधित्व करता है, आवेशित हो जाता है। चूँकि नीचे का ट्रांजिस्टर बंद है, इसलिए इस चरण के समय आउटपुट को कम गति पर चलाना असंभव है। | ||
मूल्यांकन चरण के समय, | मूल्यांकन चरण के समय, घड़ी ऊँची होती है। यदि A और B भी ऊंचे हैं, तब आउटपुट कम खींचा जाएगा। अन्यथा, आउटपुट उच्च (लोड धारिता के कारण) रहता है। | ||
गतिशील तर्क में कुछ संभावित समस्याएँ हैं जो स्टैटिक तर्क में नहीं हैं। उदाहरण के लिए, यदि घड़ी की गति बहुत धीमी है, तब आउटपुट उपयोग के लिए बहुत जल्दी खराब हो जाएगा। इसके अतिरिक्त, आउटपुट प्रत्येक घड़ी चक्र के केवल भाग के लिए मान्य है, इसलिए इससे जुड़े उपकरण को वैध होने पर इसे समकालिक रूप से नमूना करना होगा। | |||
इसके अतिरिक्त, जब | इसके अतिरिक्त, जब A और B दोनों उच्च होते हैं, जिससेआउटपुट कम हो, तब परिपथ प्रत्येक घड़ी चक्र के लिए वीडीडी से ग्राउंड पर आवेशित के कैपेसिटर लोड को पहले आवेशित करके और फिर प्रत्येक घड़ी चक्र में कैपेसिटर को डिस्चार्ज करके पंप करेगा। यह परिपथ को (उच्च प्रतिबाधा से जुड़े आउटपुट के साथ) स्टैटिक संस्करण की तुलना में कम कुशल (जो सैद्धांतिक रूप से आउटपुट के अतिरिक्त किसी भी धारा को प्रवाहित करने की अनुमति नहीं देनी चाहिए) बनाता है, और जब A और B इनपुट स्टैटिक होते हैं और दोनों उच्च होते हैं, गतिशील एनएएनडी गेट, जब तक यह सही रूप से कार्य करता है, और घड़ी दर के अनुपात में शक्ति का उपयोग करता है। भार धारिता को कम रखकर विद्युत अपव्यय को कम किया जा सकता है। यह, बदले में, अधिकतम चक्र समय को कम कर देता है, जिसके लिए उच्च न्यूनतम घड़ी आवृत्ति की आवश्यकता होती है; उच्च आवृत्ति तब उल्लिखित संबंध द्वारा विद्युत की व्यय को बढ़ाती है। इसलिए, घड़ी की गति और लोड धारिता के मध्य संतुलन से प्राप्त निश्चित थ्रेसहोल्ड से नीचे निष्क्रिय विद्युत की व्यय (जब दोनों इनपुट अधिक हों) को कम करना असंभव है। | ||
लोकप्रिय कार्यान्वयन [[डोमिनोज़ तर्क | लोकप्रिय कार्यान्वयन [[डोमिनोज़ तर्क]] है। | ||
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Latest revision as of 11:31, 11 August 2023
इंटीग्रेटेड परिपथ डिज़ाइन में, गतिशील तर्क (या कभी-कभी क्लॉक्ड तर्क) कॉम्बिनेशन तर्क परिपथ में एक डिज़ाइन पद्धति है, जो विशेष रूप से धातु-ऑक्साइड-अर्धचालक (एमओएस) कार्यविधि में कार्यान्वित की जाती है। स्ट्रे और गेट धारिता में सूचना के अस्थायी संचयन का उपयोग करके इसे तथाकथित स्टैटिक तर्क से भिन्न किया जाता है।[1] यह 1970 के दशक में लोकप्रिय था और वर्तमान में उच्च-चाल डिजिटल इलेक्ट्रॉनिक्स विशेष रूप से केंद्रीय प्रसंस्करण इकाइयों (सीपीयू) के डिजाइन में पुनरुत्थान देखा गया है। गतिशील तर्क परिपथ सामान्यतः स्टैटिक समकक्षों की तुलना में तेज़ होते हैं और कम सतह क्षेत्र की आवश्यकता होती है, किन्तु इन्हें डिज़ाइन करना अधिक कठिन होता है। स्टैटिक तर्क की तुलना में गतिशील तर्क में वोल्टेज संक्रमण की औसत दर अधिक होती है,[2] किन्तु परिवर्तित होने वाले धारिता लोड छोटे होते हैं[3] इसलिए विभिन्न ट्रेडऑफ़ के आधार पर गतिशील तर्क की कुल विद्युत व्यय अधिक या कम हो सकती है। किसी विशेष तर्क वर्ग का उल्लेख करते समय, गतिशील विशेषण सामान्यतः डिज़ाइन पद्धति जैसे गतिशील सीएमओएस[4] या गतिशील एसओआई डिज़ाइन को भिन्न करने के लिए पर्याप्त होता है।[2]
धारिता पर वोल्टेज के माध्यम से गतिशील स्थिति संचयन के उपयोग के अतिरिक्त, गतिशील तर्क को तथाकथित स्टैटिक तर्क से भिन्न किया जाता है क्योंकि गतिशील तर्क संयोजन तर्क के कार्यान्वयन में एक घड़ी संकेत का उपयोग करता है। घड़ी संकेत का सामान्य उपयोग अनुक्रमिक तर्क परिपथ में संक्रमण को सिंक्रनाइज़ करना है। संयोजन तर्क के अधिकांश कार्यान्वयन के लिए, घड़ी संकेत की भी आवश्यकता नहीं होती है। संयोजी परिपथ को संदर्भित करने के लिए उपयोग की जाने वाली स्टैटिक/गतिशील शब्दावली मेमोरी उपकरणों को भिन्न करने के लिए उपयोग किए जाने वाले समान विशेषणों के उपयोग से संबंधित है, उदाहरण के लिए गतिशील रैम से स्टैटिक रैम, उस गतिशील रैम में धारिता पर वोल्टेज के रूप में स्थिति को गतिशील रूप से संग्रहीत किया जाता है, जिसे समय-समय पर रिफ्रेश किया जाना चाहिए। किन्तु उपयोग में भी अंतर हैं; गतिशील तर्क और स्टैटिक स्टोरेज वाले सिस्टम में घड़ी को उचित चरण में रोका जा सकता है।[5]
स्टैटिक विरुद्ध गतिशील तर्क
स्टैटिक और गतिशील तर्क के मध्य सबसे बड़ा अंतर यह है कि गतिशील तर्क में, संयोजन तर्क का मूल्यांकन करने के लिए घड़ी संकेत का उपयोग किया जाता है। स्टैटिक तर्क कहे जाने वाले अधिकांश प्रकार के तर्क डिज़ाइन में आउटपुट को उच्च या निम्न स्तर पर चलाने के लिए सदैव कुछ तंत्र होता है। ट्रांजिस्टर-ट्रांजिस्टर तर्क और पारंपरिक सीएमओएस जैसी कई लोकप्रिय तर्क शैलियों में इस सिद्धांत को एक कथन के रूप में दोहराया जा सकता है कि आउटपुट और आपूर्ति वोल्टेज या ग्राउंड (विद्युत) के मध्य सदैव एक कम-प्रतिबाधा डीसी पथ होता है। एक साइड नोट के रूप में, त्रि-स्टेट बफर जैसे उच्च विद्युत प्रतिबाधा आउटपुट के स्थितियों में इस परिभाषा में निश्चित रूप से एक अपवाद है; चूँकि, इन स्थितियों में भी परिपथ को एक बड़े सिस्टम के अन्दर उपयोग करने का उद्देश है जहां कुछ तंत्र आउटपुट चलाएंगे, और वे स्टैटिक तर्क से अलग नहीं हैं।
इसके विपरीत, गतिशील तर्क में, सदैव आउटपुट को उच्च या निम्न चलाने वाला कोई तंत्र नहीं होता है। इस अवधारणा के सबसे सामान्य संस्करण में, घड़ी चक्र के भिन्न-भिन्न भागों के समय आउटपुट उच्च या निम्न संचालित होता है। समय अंतराल के समय जब आउटपुट को सक्रिय रूप से संचालित नहीं किया जा रहा है, तब स्ट्रै धारिता इसे संचालित स्तर की कुछ सहनशीलता थ्रेसहोल्ड के अन्दर स्तर बनाए रखने का कारण बनता है।
गतिशील तर्क के लिए इतनी तेज़ न्यूनतम घड़ी दर की आवश्यकता होती है कि प्रत्येक गतिशील गेट की आउटपुट स्थिति का उपयोग या रिफ्रेश किया जा सके, इससे पहले कि आउटपुट धारिता में आवेशित इतना लीक हो जाए कि घड़ी चक्र के भाग के समय आउटपुट की डिजिटल स्थिति बदल जाए। आउटपुट सक्रिय रूप से संचालित नहीं हो रहा है.
स्टैटिक तर्क की कोई न्यूनतम घड़ी दर नहीं है - घड़ी को अनिश्चित काल तक रोका जा सकता है। चूंकि ऐसा लग सकता है कि लंबे समय तक कुछ भी नहीं करना विशेष रूप से उपयोगी नहीं है, इससे तीन लाभ होते हैं:
- किसी भी समय किसी सिस्टम को रोकने में सक्षम होने से डिबगिंग और परीक्षण बहुत आसान हो जाता है, जिससे निर्देश चरण जैसी विधियाँ सक्षम हो जाती हैं।
- किसी सिस्टम को अधिक कम घड़ी की दर पर चलाने में सक्षम होने से कम-शक्ति वाले इलेक्ट्रॉनिक्स को दी गई बैटरी पर लंबे समय तक चलने की अनुमति मिलती है।
- पूर्णतः स्टैटिक प्रणाली तुरंत वहीं से प्रारंभ हो सकती है जहां से इसे छोड़ा था; किसी व्यक्ति को सिस्टम के बूट होने या फिर से प्रारंभ होने की प्रतीक्षा नहीं करना पड़ती है।[6]
किसी भी समय किसी भी अवधि के लिए सिस्टम को रोकने में सक्षम होने का उपयोग सीपीयू को एसिंक्रोनस इवेंट में सिंक्रनाइज़ करने के लिए भी किया जा सकता है। जबकि ऐसा करने के लिए अन्य तंत्र हैं, जैसे इंटरप्ट, पोलिंग लूप, प्रोसेसर निष्क्रिय इनपुट पिन (उदाहरण के लिए, एमओएस टेक्नोलॉजी 6502 पर आरडीवाई), या प्रोसेसर बस चक्र विस्तार तंत्र जैसे डब्लूएआईटी इनपुट, घड़ी को गेट करने के लिए हार्डवेयर का उपयोग करना स्टेटिक-कोर सीपीयू सरल है, और अस्थायी रूप से अधिक त्रुटिहीन है, कोई प्रोग्राम कोड मेमोरी का उपयोग नहीं करता है, और प्रतीक्षा करते समय सीपीयू में लगभग कोई शक्ति का उपयोग नहीं होता है। मूल डिज़ाइन में, प्रतीक्षा प्रारंभ करने के लिए, सीपीयू बाइनरी लैच बिट सेट करने के लिए रजिस्टर को लिखेगा जो प्रोसेसर घड़ी के साथ ANDed या ORed होगा, जिससे प्रोसेसर रुक जाएगा। परिधीय उपकरण से सिग्नल इस कुंडी को रीसेट कर देगा, जिससे सीपीयू संचालन फिर से प्रारंभ हो जाएगा। यह सुनिश्चित करने के लिए हार्डवेयर तर्क को आवश्यक रूप से लैच नियंत्रण इनपुट को गेट करना चाहिए कि लैच आउटपुट ट्रांज़िशन के कारण घड़ी संकेत का स्तर तुरंत नहीं बदलता है और घड़ी पल्स, या तब उच्च या निम्न, जो सामान्य से कम है, का कारण नहीं बनता है।
विशेष रूप से, चूंकि कई लोकप्रिय सीपीयू गतिशील तर्क का उपयोग करते हैं, केवल स्टैटिक कोर - पूरी तरह से स्टैटिक प्रौद्योगिकी के साथ डिजाइन किए गए सीपीयू - अपने उच्च विकिरण सख्त होने के कारण अंतरिक्ष उपग्रहों में उपयोग करने योग्य हैं।[7][better source needed]
जब ठीक से डिज़ाइन किया जाता है, तब गतिशील तर्क स्टैटिक तर्क से दोगुना तेज़ हो सकता है। यह केवल तेज़ एन ट्रांजिस्टर का उपयोग करता है, जो ट्रांजिस्टर आकार अनुकूलन में सुधार करता है। स्टैटिक तर्क धीमा है क्योंकि इसमें संधारित्र इलेक्ट्रॉनिक लोड की थ्रेसहोल्ड वोल्टेज दोगुना है, और तर्क के लिए धीमे p ट्रांजिस्टर का उपयोग करता है। गतिशील तर्क के साथ काम करना कठिन हो सकता है, किन्तु बढ़ी हुई प्रसंस्करण गति की आवश्यकता होने पर यह एकमात्र विकल्प हो सकता है। इन दिनों 2[when?] गीगाहर्ट्ज से अधिक पर चलने वाले अधिकांश इलेक्ट्रॉनिक्स को गतिशील तर्क की आवश्यकता होती है, चूंकि इंटेल जैसे कुछ निर्माताओं ने विद्युत की व्यय को कम करने के लिए पूरी तरह से स्टैटिक तर्क का उपयोग करके चिप्स डिजाइन किए हैं।[8] ध्यान दें कि विद्युत के उपयोग को कम करने से न केवल सीमित विद्युत स्रोतों जैसे कि बैटरी या सौर सरणी (अंतरिक्ष यान में) के साथ चलने का समय बढ़ जाता है, किन्तु यह आवश्यक हीट सिंक प्रशंसकों आदि के आकार को कम करने के लिए थर्मल डिजाइन आवश्यकताओं को भी कम कर देता है, जिसके परिणामस्वरूप सिस्टम का वजन और निवेश कम हो जाती है।
सामान्यतः, गतिशील तर्क किसी भी समय स्विच करने वाले ट्रांजिस्टर की संख्या को अधिक बढ़ा देता है, जिससे स्टैटिक सीएमओएस पर विद्युत की व्यय बढ़ जाती है।[8] ऐसे कई कम-शक्ति वाले इलेक्ट्रॉनिक्स हैं जिन्हें गतिशील तर्क आधारित प्रणाली में प्रायुक्त किया जा सकता है। इसके अतिरिक्त, प्रत्येक रेल स्वैच्छिक रूप से बिट्स की संख्या बता सकती है, और विद्युत नष्ट करने वाली कोई दोष नहीं है। गतिशील तर्क में पावर-सेविंग घड़ी गेटिंग और एसिंक्रोनस कार्यविधि बहुत अधिक स्वाभाविक हैं।
स्टैटिक तर्क उदाहरण
उदाहरण के लिये, सीएमओएस एनएएनडी गेट के स्टैटिक तर्क कार्यान्वयन पर विचार करें:
यह परिपथ तर्क फलन को कार्यान्वित करता है
यदि A और B दोनों ऊंचे हैं, तब आउटपुट कम खींचा जाएगा। यदि A या B में से कोई भी कम है, तब आउटपुट उच्च खींचा जाएगा। हर समय, आउटपुट या तब कम या अधिक खींचा जाता है।
गतिशील तर्क उदाहरण
अब उसी तर्क फलन के गतिशील तर्क कार्यान्वयन पर विचार करें:
गतिशील तर्क परिपथ को दो चरणों की आवश्यकता होती है। पहला चरण, जब घड़ी कम होती है, तब सेटअप चरण या प्रीचार्ज चरण कहा जाता है, और दूसरा चरण, जब घड़ी अधिक होता है, तब मूल्यांकन चरण कहा जाता है। सेटअप चरण में, आउटपुट को बिना किसी नियम (इनपुट A और B के मानों पर कोई अंतर नहीं पड़ता) के उच्च संचालित किया जाता है। संधारित्र, जो इस गेट की भार धारिता का प्रतिनिधित्व करता है, आवेशित हो जाता है। चूँकि नीचे का ट्रांजिस्टर बंद है, इसलिए इस चरण के समय आउटपुट को कम गति पर चलाना असंभव है।
मूल्यांकन चरण के समय, घड़ी ऊँची होती है। यदि A और B भी ऊंचे हैं, तब आउटपुट कम खींचा जाएगा। अन्यथा, आउटपुट उच्च (लोड धारिता के कारण) रहता है।
गतिशील तर्क में कुछ संभावित समस्याएँ हैं जो स्टैटिक तर्क में नहीं हैं। उदाहरण के लिए, यदि घड़ी की गति बहुत धीमी है, तब आउटपुट उपयोग के लिए बहुत जल्दी खराब हो जाएगा। इसके अतिरिक्त, आउटपुट प्रत्येक घड़ी चक्र के केवल भाग के लिए मान्य है, इसलिए इससे जुड़े उपकरण को वैध होने पर इसे समकालिक रूप से नमूना करना होगा।
इसके अतिरिक्त, जब A और B दोनों उच्च होते हैं, जिससेआउटपुट कम हो, तब परिपथ प्रत्येक घड़ी चक्र के लिए वीडीडी से ग्राउंड पर आवेशित के कैपेसिटर लोड को पहले आवेशित करके और फिर प्रत्येक घड़ी चक्र में कैपेसिटर को डिस्चार्ज करके पंप करेगा। यह परिपथ को (उच्च प्रतिबाधा से जुड़े आउटपुट के साथ) स्टैटिक संस्करण की तुलना में कम कुशल (जो सैद्धांतिक रूप से आउटपुट के अतिरिक्त किसी भी धारा को प्रवाहित करने की अनुमति नहीं देनी चाहिए) बनाता है, और जब A और B इनपुट स्टैटिक होते हैं और दोनों उच्च होते हैं, गतिशील एनएएनडी गेट, जब तक यह सही रूप से कार्य करता है, और घड़ी दर के अनुपात में शक्ति का उपयोग करता है। भार धारिता को कम रखकर विद्युत अपव्यय को कम किया जा सकता है। यह, बदले में, अधिकतम चक्र समय को कम कर देता है, जिसके लिए उच्च न्यूनतम घड़ी आवृत्ति की आवश्यकता होती है; उच्च आवृत्ति तब उल्लिखित संबंध द्वारा विद्युत की व्यय को बढ़ाती है। इसलिए, घड़ी की गति और लोड धारिता के मध्य संतुलन से प्राप्त निश्चित थ्रेसहोल्ड से नीचे निष्क्रिय विद्युत की व्यय (जब दोनों इनपुट अधिक हों) को कम करना असंभव है।
लोकप्रिय कार्यान्वयन डोमिनोज़ तर्क है।
यह भी देखें
- डोमिनोज़ तर्क
- अनुक्रमिक तर्क
संदर्भ
- ↑ Lars Wanhammar (1999). डीएसपी एकीकृत सर्किट. Academic Press. p. 37. ISBN 978-0-12-734530-7.
- ↑ 2.0 2.1 Andrew Marshall; Sreedhar Natarajan (2002). SOI design: analog, memory and digital techniques. Springer. p. 125. ISBN 978-0-7923-7640-8.
- ↑ A. Albert Raj, T. Latha (21 October 2008). वीएलएसआई डिज़ाइन. PHI Learning Pvt. Ltd. p. 167. ISBN 978-81-203-3431-1.
- ↑ जैकबएनजी2007 >Bruce Jacob; Spencer Ng; David Wang (2007). मेमोरी सिस्टम: कैश, DRAM, डिस्क. Morgan Kaufmann. p. 270. ISBN 978-0-12-379751-3.
- ↑ David Harris (2001). तिरछा-सहिष्णु सर्किट डिजाइन. Morgan Kaufmann. p. 38. ISBN 978-1-55860-636-4.
- ↑ Richard Murray. "PocketBook II hardware".
- ↑ Gülzow, Peter. "कोई जोखिम नहीं, कोई मज़ा नहीं!". AMSAT-DL. Translated by Moe, Don. Archived from the original on 13 April 2013. Retrieved 15 September 2021.
- ↑ 8.0 8.1 "The Dark Knight: Intel's Core i7".
General references
- Sung-Mo Kang; Yusuf Leblebici (2003). CMOS digital integrated circuits: analysis and design (3rd ed.). McGraw-Hill. ISBN 978-0-07-246053-7. Chapter 9, "Dynamic logic circuits" (chapter 7 in the 2nd edition)
- R. Jacob Baker (2010). CMOS: Circuit Design, Layout, and Simulation (3rd ed.). Wiley-IEEE. ISBN 978-0-470-88132-3. Chapter 14, "Dynamic logic gates"
- Andrew Marshall; Sreedhar Natarajan (2002). SOI design: analog, memory and digital techniques. Springer. ISBN 978-0-7923-7640-8. Chapter 7, "Dynamic SOI Design"
बाहरी संबंध
- Introduction to CMOS VLSI Design – Lecture 9: Circuit Families – David Harris' lecture notes on the subject.
