भौतिक सत्यापन: Difference between revisions
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भौतिक सत्यापन एक ऐसी प्रक्रिया है जिसमें एक [[एकीकृत सर्किट लेआउट]] (आईसी लेआउट) डिजाइन को सही विद्युत और तार्किक कार्यक्षमता और विनिर्माण क्षमता सुनिश्चित करने के लिए ईडीए सॉफ्टवेयर टूल्स के माध्यम से सत्यापित किया जाता है। सत्यापन में डिज़ाइन नियम जाँच (DRC), [[लेआउट बनाम योजनाबद्ध]] (LVS), XOR (अनन्य OR), [[एंटीना प्रभाव]] और विद्युत नियम जाँच (ERC) | भौतिक सत्यापन एक ऐसी प्रक्रिया है जिसमें एक [[एकीकृत सर्किट लेआउट]] (आईसी लेआउट) डिजाइन को सही विद्युत और तार्किक कार्यक्षमता और विनिर्माण क्षमता सुनिश्चित करने के लिए ईडीए सॉफ्टवेयर टूल्स के माध्यम से सत्यापित किया जाता है। सत्यापन में डिज़ाइन नियम जाँच (DRC), [[लेआउट बनाम योजनाबद्ध]] (LVS), XOR (अनन्य OR), [[एंटीना प्रभाव]] और विद्युत नियम जाँच (ERC) सम्मिलित हैं।<nowiki><ref name="PDbook_p10">ए. काहंग, और अन्य: वीएलएसआई भौतिक डिजाइन: ग्राफ विभाजन से लेकर टाइमिंग क्लोजर तक, </nowiki>{{ISBN|978-90-481-9590-9}}, {{doi|10.1007/978-90-481-9591-6}}, पी। 10.</रेफरी> | ||
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LVS डिज़ाइन की कार्यक्षमता की पुष्टि करता है। लेआउट से, एक नेटलिस्ट प्राप्त की जाती है और [[तर्क संश्लेषण]] या सर्किट डिजाइन से उत्पन्न मूल नेटलिस्ट के साथ तुलना की जाती है।<ref name="PDbook_p10" /> | LVS डिज़ाइन की कार्यक्षमता की पुष्टि करता है। लेआउट से, एक नेटलिस्ट प्राप्त की जाती है और [[तर्क संश्लेषण]] या सर्किट डिजाइन से उत्पन्न मूल नेटलिस्ट के साथ तुलना की जाती है।<ref name="PDbook_p10" /> | ||
== एक्सओआर चेक == | == एक्सओआर चेक == | ||
यह चेक | यह चेक सामान्यतः मेटल स्पिन के बाद चलाया जाता है, जहां मूल और संशोधित डेटाबेस की तुलना की जाती है। यह पुष्टि करने के लिए किया जाता है कि वांछित संशोधन किए गए हैं और दुर्घटना से कोई अवांछित संशोधन नहीं किए गए हैं। इस चरण में लेआउट ज्यामिति के एक्सओआर ऑपरेशन द्वारा दो लेआउट डेटाबेस/जीडीएस की तुलना करना सम्मिलित है। यह जाँच एक डेटाबेस का परिणाम देती है जिसमें दोनों लेआउट में सभी बेमेल ज्यामितीय हैं। | ||
== एंटीना जांच == | == एंटीना जांच == | ||
एंटीना मूल रूप से एक धातु इंटरकनेक्ट है, | एंटीना मूल रूप से एक धातु इंटरकनेक्ट है, अर्थात, पॉलीसिलिकॉन या धातु जैसा एक कंडक्टर, जो वेफर के प्रसंस्करण चरणों के समय सिलिकॉन या ग्राउंडेड से विद्युत रूप से जुड़ा नहीं है।<ref name="PDbook_p10" />निर्माण प्रक्रिया के समय प्लाज़्मा ईचिंग जैसे कुछ निर्माण चरणों के समय एंटीना पर आवेश संचय हो सकता है, जो नक़्क़ाशी के लिए अत्यधिक आयनित पदार्थ का उपयोग करता है। यदि सिलिकॉन से कनेक्शन उपस्तिथ नहीं है, तो इंटरकनेक्ट पर उस बिंदु पर चार्ज बन सकते हैं जिस पर तेजी से निर्वहन होता है और पतले ट्रांजिस्टर गेट ऑक्साइड को स्थायी भौतिक क्षति होती है। इस तीव्र और विनाशकारी घटना को ऐन्टेना प्रभाव के रूप में जाना जाता है। नोड को सुरक्षित रूप से डिस्चार्ज करने के लिए एक छोटा एंटीना डायोड जोड़कर या किसी अन्य धातु की परत तक रूट करके और फिर नीचे जाकर एंटीना को विभाजित करके एंटीना की त्रुटियों को ठीक किया जा सकता है।<ref name="PDbook_p10" /> | ||
एंटीना अनुपात को कंडक्टर के भौतिक क्षेत्र के बीच के अनुपात के रूप में परिभाषित किया जाता है जो एंटेना को कुल गेट ऑक्साइड क्षेत्र बनाता है जिससे एंटीना विद्युत रूप से जुड़ा होता है। | एंटीना अनुपात को कंडक्टर के भौतिक क्षेत्र के बीच के अनुपात के रूप में परिभाषित किया जाता है जो एंटेना को कुल गेट ऑक्साइड क्षेत्र बनाता है जिससे एंटीना विद्युत रूप से जुड़ा होता है। | ||
== विद्युत नियम जांच (ईआरसी) == | == विद्युत नियम जांच (ईआरसी) == | ||
ईआरसी पावर और ग्राउंड कनेक्शन की शुद्धता की पुष्टि करता है, और सिग्नल ट्रांजिशन टाइम (स्लीव), कैपेसिटिव लोड और [[ प्रशंसक बाहर ]] उचित रूप से बंधे हैं।<ref name="PDbook_p10" />इसमें जांच करना | ईआरसी पावर और ग्राउंड कनेक्शन की शुद्धता की पुष्टि करता है, और सिग्नल ट्रांजिशन टाइम (स्लीव), कैपेसिटिव लोड और [[ प्रशंसक बाहर ]] उचित रूप से बंधे हैं।<ref name="PDbook_p10" />इसमें जांच करना सम्मिलित हो सकता है | ||
* उचित संपर्क और अंतराल के लिए अच्छी तरह से और सब्सट्रेट क्षेत्र जिससे सही बिजली और जमीनी कनेक्शन सुनिश्चित हो सके | * उचित संपर्क और अंतराल के लिए अच्छी तरह से और सब्सट्रेट क्षेत्र जिससे सही बिजली और जमीनी कनेक्शन सुनिश्चित हो सके | ||
* असंबद्ध इनपुट या शॉर्ट आउटपुट। | * असंबद्ध इनपुट या शॉर्ट आउटपुट। | ||
Revision as of 15:44, 29 June 2023
भौतिक सत्यापन एक ऐसी प्रक्रिया है जिसमें एक एकीकृत सर्किट लेआउट (आईसी लेआउट) डिजाइन को सही विद्युत और तार्किक कार्यक्षमता और विनिर्माण क्षमता सुनिश्चित करने के लिए ईडीए सॉफ्टवेयर टूल्स के माध्यम से सत्यापित किया जाता है। सत्यापन में डिज़ाइन नियम जाँच (DRC), लेआउट बनाम योजनाबद्ध (LVS), XOR (अनन्य OR), एंटीना प्रभाव और विद्युत नियम जाँच (ERC) सम्मिलित हैं।<ref name="PDbook_p10">ए. काहंग, और अन्य: वीएलएसआई भौतिक डिजाइन: ग्राफ विभाजन से लेकर टाइमिंग क्लोजर तक, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6, पी। 10.</रेफरी>
डिजाइन नियम जांच (डीआरसी)
डीआरसी सत्यापित करता है कि लेआउट सभी प्रौद्योगिकी-लगाए गए बाधाओं को पूरा करता है। डीआरसी केमिकल-मैकेनिकल पॉलिशिंग (सीएमपी) के लिए लेयर डेंसिटी की भी पुष्टि करता है।[1]
लेआउट बनाम योजनाबद्ध (LVS)
LVS डिज़ाइन की कार्यक्षमता की पुष्टि करता है। लेआउट से, एक नेटलिस्ट प्राप्त की जाती है और तर्क संश्लेषण या सर्किट डिजाइन से उत्पन्न मूल नेटलिस्ट के साथ तुलना की जाती है।[1]
एक्सओआर चेक
यह चेक सामान्यतः मेटल स्पिन के बाद चलाया जाता है, जहां मूल और संशोधित डेटाबेस की तुलना की जाती है। यह पुष्टि करने के लिए किया जाता है कि वांछित संशोधन किए गए हैं और दुर्घटना से कोई अवांछित संशोधन नहीं किए गए हैं। इस चरण में लेआउट ज्यामिति के एक्सओआर ऑपरेशन द्वारा दो लेआउट डेटाबेस/जीडीएस की तुलना करना सम्मिलित है। यह जाँच एक डेटाबेस का परिणाम देती है जिसमें दोनों लेआउट में सभी बेमेल ज्यामितीय हैं।
एंटीना जांच
एंटीना मूल रूप से एक धातु इंटरकनेक्ट है, अर्थात, पॉलीसिलिकॉन या धातु जैसा एक कंडक्टर, जो वेफर के प्रसंस्करण चरणों के समय सिलिकॉन या ग्राउंडेड से विद्युत रूप से जुड़ा नहीं है।[1]निर्माण प्रक्रिया के समय प्लाज़्मा ईचिंग जैसे कुछ निर्माण चरणों के समय एंटीना पर आवेश संचय हो सकता है, जो नक़्क़ाशी के लिए अत्यधिक आयनित पदार्थ का उपयोग करता है। यदि सिलिकॉन से कनेक्शन उपस्तिथ नहीं है, तो इंटरकनेक्ट पर उस बिंदु पर चार्ज बन सकते हैं जिस पर तेजी से निर्वहन होता है और पतले ट्रांजिस्टर गेट ऑक्साइड को स्थायी भौतिक क्षति होती है। इस तीव्र और विनाशकारी घटना को ऐन्टेना प्रभाव के रूप में जाना जाता है। नोड को सुरक्षित रूप से डिस्चार्ज करने के लिए एक छोटा एंटीना डायोड जोड़कर या किसी अन्य धातु की परत तक रूट करके और फिर नीचे जाकर एंटीना को विभाजित करके एंटीना की त्रुटियों को ठीक किया जा सकता है।[1]
एंटीना अनुपात को कंडक्टर के भौतिक क्षेत्र के बीच के अनुपात के रूप में परिभाषित किया जाता है जो एंटेना को कुल गेट ऑक्साइड क्षेत्र बनाता है जिससे एंटीना विद्युत रूप से जुड़ा होता है।
विद्युत नियम जांच (ईआरसी)
ईआरसी पावर और ग्राउंड कनेक्शन की शुद्धता की पुष्टि करता है, और सिग्नल ट्रांजिशन टाइम (स्लीव), कैपेसिटिव लोड और प्रशंसक बाहर उचित रूप से बंधे हैं।[1]इसमें जांच करना सम्मिलित हो सकता है
- उचित संपर्क और अंतराल के लिए अच्छी तरह से और सब्सट्रेट क्षेत्र जिससे सही बिजली और जमीनी कनेक्शन सुनिश्चित हो सके
- असंबद्ध इनपुट या शॉर्ट आउटपुट।
गेट्स को आपूर्तियों से सीधे नहीं जुड़ना चाहिए; कनेक्शन केवल टाई उच्च/निम्न सेल के माध्यम से होना चाहिए।
ERC चेक एप्लिकेशन-विशिष्ट एकीकृत सर्किट की सामान्य परिचालन स्थितियों के बारे में धारणाओं पर आधारित होते हैं, इसलिए वे कई या नकारात्मक आपूर्ति वाले ASIC पर कई झूठी चेतावनी दे सकते हैं। वे स्थिरविद्युत निर्वाह (ईएसडी) क्षति के लिए अतिसंवेदनशील संरचनाओं की भी जांच कर सकते हैं।
संदर्भ
अग्रिम पठन
- Clein, D. (2000). CMOS IC Layout. Newnes. ISBN 0-7506-7194-7
- Kahng, A. (2011). VLSI Physical Design: From Graph Partitioning to Timing Closure, ISBN 978-90-481-9590-9, doi:10.1007/978-90-481-9591-6
