तुल्यकालिक गतिशील रैंडम-एक्सेस मेमोरी: Difference between revisions

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एसडीआरएएम मेमोरी मॉड्यूल

तुल्यकालिक गतिशील रैंडम-एक्सेस मेमोरी (तुल्यकालिक गतिशील रैम या एसडीआरएएम) कोई भी गतिशील रैम है जहां इसके बाहरी पिन इंटरफेस के संचालन को बाहरी रूप से आपूर्ति किए गए क्लॉक सिग्नल द्वारा समन्वित किया जाता है।

1970 के दशक के प्रारंभ से 1990 के दशक के प्रारंभ तक निर्मित डीरैम एकीकृत परिपथ (ICs) ने एक अतुल्यकालिक इंटरफ़ेस का उपयोग किया, जिसमें इनपुट नियंत्रण संकेतों का आंतरिक कार्यों पर सीधा प्रभाव पड़ता है, केवल इसके अर्धचालक मार्गों में यात्रा में देरी होती है। एसडीआरएएम में एक तुल्यकालिक इंटरफेस है, जिससे इसके क्लॉक इनपुट के बढ़ते किनारे के बाद नियंत्रण इनपुट पर बदलाव को पहचाना जाता है। जेईडीईसी द्वारा मानकीकृत एसडीआरएएम परिवारों में, घड़ी संकेत एक आंतरिक परिमित-अवस्था यंत्र के कदम को नियंत्रित करता है जो आने वाले आदेशों का उत्तर देता है। नए आदेश प्राप्त होने पर पहले प्रारंभ किए गए कार्यों को पूरा करने के साथ प्रदर्शन को बेहतर बनाने के लिए इन आदेशों को पाइपलाइन किया जा सकता है। मेमोरी को कई समान आकार के लेकिन स्वतंत्र खंडों में विभाजित किया गया है, जिन्हें 'मेमोरी बैंक' कहा जाता है, जिससे डिवाइस को प्रत्येक बैंक में मेमोरी एक्सेस कमांड पर एक साथ काम करने और इंटरलीव्ड मेमोरी फैशन में एक्सेस को गति देने की अनुमति मिलती है। यह एसडीआरएएम को अतुल्यकालिक डीआरएएम की तुलना में अधिक संगामिति और उच्च डेटा अंतरण दर प्राप्त करने की अनुमति देता है।

पाइपलाइन (कंप्यूटिंग) का अर्थ है कि चिप पिछले कमांड को प्रोसेस करने से पहले एक नया कमांड स्वीकार कर सकती है। एक पाइपलाइज्ड राइट के लिए, मेमोरी एरे में डेटा लिखे जाने की प्रतीक्षा किए बिना राइट कमांड को तुरंत दूसरे कमांड द्वारा फॉलो किया जा सकता है। पाइपलाइन रीड के लिए, अनुरोधित डेटा रीड कमांड के बाद एक निश्चित संख्या में घड़ी चक्र (विलंबता) दिखाई देता है, जिसके समय अतिरिक्त आदेश भेजे जा सकते हैं।

इतिहास

PC100 DIMM पैकेज पर आठ Hyundai इलेक्ट्रॉनिक्स SDRAM ICs

प्रारंभिक DRAMs को अक्सर CPU क्लॉक (क्लॉक्ड) के साथ सिंक्रोनाइज़ किया जाता था और प्रारंभिक माइक्रोप्रोसेसरों के साथ इस्तेमाल किया जाता था। 1970 के दशक के मध्य में, डीरैम एतुल्यकालिक डिज़ाइन में चले गए, लेकिन 1990 के दशक में तुल्यकालिक ऑपरेशन में वापस आ गए।^[1]^[2]

पहला वाणिज्यिक SDRAM SAMSUNG KM48SL2000 मेमोरी चिप था, जिसकी क्षमता 16{{nbsp}एमबीटी।^[3] यह 1992 में एक सीएमओएस (पूरक धातु-ऑक्साइड-सेमीकंडक्टर) निर्माण प्रक्रिया का उपयोग करके सैमसंग इलेक्ट्रॉनिक्स द्वारा निर्मित किया गया था।^[4]और बड़े पैमाने पर 1993 में उत्पादित।^[3]2000 तक, एसडीआरएएम ने अपने बेहतर प्रदर्शन के कारण लगभग सभी प्रकार के डीआरएएम को आधुनिक कंप्यूटरों में बदल दिया था।

एसडीआरएएम विलंबता एतुल्यकालिक डीआरएएम की तुलना में स्वाभाविक रूप से कम (तेज पहुंच समय) नहीं है। वास्तव में, प्रारंभिक एसडीआरएएम अतिरिक्त तर्क के कारण समकालीन फट ईडीओ डीआरएएम की तुलना में कुछ धीमा था। एसडीआरएएम की आंतरिक बफ़रिंग का लाभ मेमोरी के कई बैंकों में संचालन को इंटरलीव करने की क्षमता से आता है, जिससे प्रभावी बैंडविड्थ (कंप्यूटिंग) में वृद्धि होती है।

आज, वस्तुतः सभी SDRAM का निर्माण JEDEC द्वारा स्थापित मानकों के अनुपालन में किया जाता है, जो एक इलेक्ट्रॉनिक्स उद्योग संघ है जो इलेक्ट्रॉनिक घटकों की अंतर-क्षमता को सुविधाजनक बनाने के लिए खुले मानकों को अपनाता है। JEDEC ने औपचारिक रूप से 1993 में अपना पहला SDRAM मानक अपनाया और बाद में DDR SDRAM, DDR2 SDRAM और DDR3 SDRAM सहित अन्य SDRAM मानकों को अपनाया।

दुगनी डाटा दर एसडीआरएएम, जिसे डीडीआर एसडीआरएएम के रूप में जाना जाता है, पहली बार 1997 में सैमसंग द्वारा प्रदर्शित किया गया था।^[5] सैमसंग ने पहली वाणिज्यिक डीडीआर एसडीआरएएम चिप (64{{nbsp}एमबीटी^[6]) जून 1998 में,^[7]^[8]^[9]इसके तुरंत बाद उसी वर्ष Hyundai Electronics (अब SK Hynix) का आगमन हुआ।^[10] एसडीआरएएम पंजीकृत मेमोरी किस्मों में भी उपलब्ध है, उन प्रणालियों के लिए जिन्हें सर्वर (कंप्यूटिंग) और वर्कस्टेशन जैसे अधिक मापनीयता की आवश्यकता होती है।

आज, एसडीआरएएम के दुनिया के सबसे बड़े निर्माताओं में शामिल हैं: सैमसंग इलेक्ट्रॉनिक्स, एसके हाइनिक्स, माइक्रोन प्रौद्योगिकी और नान्या प्रौद्योगिकी ।

समय

डीरैम के प्रदर्शन की कई सीमाएँ हैं। सबसे अधिक ध्यान दिया जाने वाला रीड साइकल टाइम है, लगातार रीड ऑपरेशंस के बीच का समय एक खुली पंक्ति के लिए। 100 मेगाहर्ट्ज एसडीआरएएम के लिए यह समय 10एनएस से कम हो गया (1 मेगाहर्ट्ज = $10^{6}$ Hz) से 5 ns DDR-400 के लिए, लेकिन DDR2-800 और DDR3-1600 पीढ़ियों के माध्यम से अपेक्षाकृत अपरिवर्तित रहा है। हालाँकि, इंटरफ़ेस सर्किट्री को मौलिक पढ़ने की दर के उच्च गुणकों पर संचालित करके, प्राप्त करने योग्य बैंडविड्थ में तेजी से वृद्धि हुई है।

एक अन्य सीमा सीएएस विलंबता है, एक कॉलम पते की आपूर्ति और संबंधित डेटा प्राप्त करने के बीच का समय। फिर से, यह डीडीआर एसडीआरएएम की पिछली कुछ पीढ़ियों के माध्यम से 10-15 एनएस पर अपेक्षाकृत स्थिर रहा है।

संचालन में, सीएएस विलंबता एसडीआरएएम के मोड रजिस्टर में क्रमादेशित घड़ी चक्रों की एक विशिष्ट संख्या है और डीआरएएम नियंत्रक द्वारा अपेक्षित है। किसी भी मान को प्रोग्राम किया जा सकता है, लेकिन अगर यह बहुत कम है तो SDRAM ठीक से काम नहीं करेगा। उच्च घड़ी दरों पर, घड़ी चक्रों में उपयोगी CAS विलंबता स्वाभाविक रूप से बढ़ जाती है। 10–15 ns, DDR-400 SDRAM की 200 मेगाहर्ट्ज घड़ी की 2–3 साइकिल (CL2–3), DDR2-800 के लिए CL4-6 और DDR3-1600 के लिए CL8-12 है। धीमी घड़ी चक्र स्वाभाविक रूप से सीएएस विलंबता चक्रों की कम संख्या की अनुमति देगा।

एसडीआरएएम मॉड्यूल के अपने समय विनिर्देश हैं, जो मॉड्यूल पर चिप्स की तुलना में धीमे हो सकते हैं। जब 100 मेगाहर्ट्ज एसडीआरएएम चिप्स पहली बार दिखाई दिए, तो कुछ निर्माताओं ने 100 मेगाहर्ट्ज मॉड्यूल बेचे जो उस घड़ी की दर पर मज़बूती से काम नहीं कर सके। जवाब में, Intel ने PC100 मानक प्रकाशित किया, जो एक ऐसे मेमोरी मॉड्यूल के निर्माण के लिए आवश्यकताओं और दिशानिर्देशों को रेखांकित करता है जो 100 MHz पर मज़बूती से काम कर सकता है। यह मानक व्यापक रूप से प्रभावशाली था, और पीसी100 शब्द जल्दी ही 100 मेगाहर्ट्ज एसडीआरएएम मॉड्यूल के लिए एक सामान्य पहचानकर्ता बन गया, और मॉड्यूल अब आमतौर पर पीसी-उपसर्ग संख्या (पीसी66, पीसी100 या पीसी133 - हालांकि संख्याओं का वास्तविक अर्थ बदल गया है) के साथ नामित किया गया है।

नियंत्रण संकेत

सभी आदेश घड़ी संकेत के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। घड़ी के अलावा, छह नियंत्रण संकेत हैं, ज्यादातर तर्क स्तर, जो घड़ी के बढ़ते किनारे पर नमूना होते हैं:

सीकेई घड़ी सक्षम। जब यह सिग्नल कम होता है, तो चिप ऐसा व्यवहार करती है मानो घड़ी रुक गई हो। किसी भी कमांड की व्याख्या नहीं की जाती है और कमांड लेटेंसी का समय समाप्त नहीं होता है। अन्य नियंत्रण रेखाओं की स्थिति प्रासंगिक नहीं है। इस संकेत का प्रभाव वास्तव में एक घड़ी चक्र द्वारा विलंबित होता है। यही है, वर्तमान घड़ी चक्र हमेशा की तरह आगे बढ़ता है, लेकिन सीकेई इनपुट को दोबारा परीक्षण करने के अलावा, निम्नलिखित घड़ी चक्र को अनदेखा कर दिया जाता है। जहां सीकेई का उच्च नमूना लिया जाता है, उसके बाद घड़ी के बढ़ते किनारे पर सामान्य परिचालन फिर से प्रारंभ हो जाता है। एक और तरीका रखो, अन्य सभी चिप संचालन एक नकाबपोश घड़ी के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। नकाबपोश घड़ी इनपुट घड़ी का तार्किक और इनपुट घड़ी के पिछले बढ़ते किनारे के समय CKE सिग्नल की स्थिति है।
CS चिप का चयन करें। जब यह संकेत उच्च होता है, तो चिप अन्य सभी इनपुटों (CKE को छोड़कर) को अनदेखा कर देती है, और ऐसा कार्य करती है जैसे कि NOP कमांड प्राप्त होता है।
डीक्यूएम डेटा मास्क। (अक्षर Q दिखाई देता है, क्योंकि डिजिटल लॉजिक सम्मेलनों के बाद, डेटा लाइनों को DQ लाइनों के रूप में जाना जाता है।) उच्च होने पर, ये सिग्नल डेटा I/O को दबा देते हैं। डेटा लिखने के साथ, डेटा वास्तव में डीरैम को नहीं लिखा जाता है। जब पढ़ने के चक्र से पहले उच्च दो चक्रों पर जोर दिया जाता है, तो पढ़ा गया डेटा चिप से आउटपुट नहीं होता है। x16 मेमोरी चिप या DIMM पर प्रति 8 बिट्स में एक DQM लाइन होती है।

कमांड सिग्नल

RAS, पंक्ति पता स्ट्रोब। नाम के बावजूद, यह नहीं एक स्ट्रोब है, बल्कि केवल एक कमांड बिट है। साथ CAS और WE, यह आठ आदेशों में से एक का चयन करता है।
CAS, स्तंभ पता स्ट्रोब। यह भी स्ट्रोब नहीं है, बल्कि कमांड बिट है। साथ RAS और WE, यह आठ आदेशों में से एक का चयन करता है।
WE, सक्षम लिखें। साथ RAS और CAS, यह आठ आदेशों में से एक का चयन करता है। यह आमतौर पर रीड-लाइक कमांड को राइट-लाइक कमांड से अलग करता है।

बैंक चयन (बीएएन)

एसडीआरएएम उपकरणों को आंतरिक रूप से दो, चार या आठ स्वतंत्र आंतरिक डेटा बैंकों में विभाजित किया गया है। एक से तीन बैंक पता इनपुट (बीए0, बीए1 और बीए2) का उपयोग यह चुनने के लिए किया जाता है कि किस बैंक को कमांड निर्देशित किया जाता है।

एड्रेसिंग (A10/An)

कई आदेश पता इनपुट पिन पर प्रस्तुत पते का भी उपयोग करते हैं। कुछ आदेश, जो या तो एक पते का उपयोग नहीं करते हैं, या एक स्तंभ पता प्रस्तुत करते हैं, वे वेरिएंट चुनने के लिए A10 का भी उपयोग करते हैं।

आदेश

एसडीआर एसडीआरएएम कमांड को निम्नानुसार परिभाषित किया गया है:

CS	RAS	CAS	WE	BAn	A10	An	Command
H	x	x	x	x	x	x	Command inhibit (no operation)
L	H	H	H	x	x	x	No operation
L	H	H	L	x	x	x	Burst terminate: stop a burst read or burst write in progress
L	H	L	H	bank	L	column	Read: read a burst of data from the currently active row
L	H	L	H	bank	H	column	Read with auto precharge: as above, and precharge (close row) when done
L	H	L	L	bank	L	column	Write: write a burst of data to the currently active row
L	H	L	L	bank	H	column	Write with auto precharge: as above, and precharge (close row) when done
L	L	H	H	bank	row		Active (activate): open a row for read and write commands
L	L	H	L	bank	L	x	Precharge: deactivate (close) the current row of selected bank
L	L	H	L	x	H	x	Precharge all: deactivate (close) the current row of all banks
L	L	L	H	x	x	x	Auto refresh: refresh one row of each bank, using an internal counter. All banks must be precharged.
L	L	L	L	0 0	mode		Load mode register: A0 through A9 are loaded to configure the DRAM chip. The most significant settings are CAS latency (2 or 3 cycles) and burst length (1, 2, 4 or 8 cycles)

सभी एसडीआरएएम पीढ़ी (एसडीआर और डीडीआरएक्स) परिवर्तनों के साथ अनिवार्य रूप से समान कमांड का उपयोग करते हैं:

अतिरिक्त पता बिट्स बड़े उपकरणों का समर्थन करने के लिए
अतिरिक्त बैंक बिट्स का चयन करें
व्यापक मोड रजिस्टर (DDR2 और ऊपर 13 बिट्स का उपयोग करें, A0-A12)
अतिरिक्त विस्तारित मोड रजिस्टर (बैंक एड्रेस बिट्स द्वारा चयनित)
DDR2 बर्स्ट टर्मिनेट कमांड को हटाता है; DDR3 इसे ZQ अंशांकन के रूप में पुन: असाइन करता है
DDR3 और DDR4 रीड एंड राइट कमांड के समय A12 का उपयोग फट चॉप, हाफ-लेंथ डेटा ट्रांसफर को इंगित करने के लिए करते हैं
DDR4#एक्टिवेट कमांड की कमांड एनकोडिंग। एक नया संकेत ACT इसे नियंत्रित करता है, जिसके समय अन्य नियंत्रण रेखाएँ पंक्ति पता बिट्स 16, 15 और 14 के रूप में उपयोग की जाती हैं। जब ACT उच्च है, अन्य आदेश उपरोक्त के समान हैं।

निर्माण और संचालन

एसडीआरएएम मेमोरी मॉड्यूल, ज़ूम किया गया

उदाहरण के लिए, एक '512 एमबी' एसडीआरएएम डीआईएमएम (जिसमें 512 एमबी शामिल है), आठ या नौ एसडीआरएएम चिप्स से बना हो सकता है, प्रत्येक में 512 एमबी स्टोरेज होता है, और प्रत्येक डीआईएमएम की 64- या 72-बिट चौड़ाई में 8 बिट्स का योगदान देता है। . एक विशिष्ट 512 एमबिट एसडीआरएएम चिप में आंतरिक रूप से चार स्वतंत्र 16 एमबी मेमोरी बैंक होते हैं। प्रत्येक बैंक 16,384 बिट्स की 8,192 पंक्तियों की एक सरणी है। (2048 8-बिट कॉलम)। एक बैंक या तो निष्क्रिय है, सक्रिय है, या एक से दूसरे में बदल रहा है।^[6]

सक्रिय आदेश निष्क्रिय बैंक को सक्रिय करता है। यह एक दो-बिट बैंक पता (BA0-BA1) और एक 13-बिट पंक्ति पता (A0-A12) प्रस्तुत करता है, और उस पंक्ति को सभी 16,384 कॉलम सेंस एम्पलीफायरों के बैंक की सरणी में पढ़ने का कारण बनता है। इसे ओपनिंग रो के नाम से भी जाना जाता है। इस ऑपरेशन का उस पंक्ति के गतिशील (कैपेसिटिव) मेमोरी स्टोरेज सेल्स को रीफ्रेश करने वाली मेमोरी का साइड इफेक्ट है।

एक बार जब पंक्ति सक्रिय हो जाती है या खोली जाती है, तो उस पंक्ति के लिए पढ़ने और लिखने के आदेश संभव होते हैं। सक्रियण के लिए न्यूनतम समय की आवश्यकता होती है, जिसे पंक्ति-से-स्तंभ विलंब या टी कहा जाता है_RCD पढ़ने या लिखने से पहले हो सकता है। इस बार, घड़ी की अवधि के अगले बहु तक गोल, एक सक्रिय कमांड और पढ़ने या लिखने के आदेश के बीच प्रतीक्षा चक्रों की न्यूनतम संख्या निर्दिष्ट करता है। इन प्रतीक्षा चक्रों के समय, अन्य बैंकों को अतिरिक्त आदेश भेजे जा सकते हैं; क्योंकि प्रत्येक बैंक पूरी तरह से स्वतंत्र रूप से कार्य करता है।

दोनों पढ़ने और लिखने के आदेशों को कॉलम पते की आवश्यकता होती है। क्योंकि प्रत्येक चिप एक समय में आठ बिट्स डेटा तक पहुंचती है, इसलिए 2,048 संभावित स्तंभ पते हैं, इस प्रकार केवल 11 पता पंक्तियों (A0-A9, A11) की आवश्यकता होती है।

जब एक रीड कमांड जारी किया जाता है, तो कॉन्फ़िगर किए गए CAS विलंबता के आधार पर, SDRAM कुछ घड़ी चक्रों के बाद घड़ी के बढ़ते किनारे के लिए DQ लाइनों पर संबंधित आउटपुट डेटा का उत्पादन करेगा। फट के बाद के शब्दों को बाद के बढ़ते घड़ी किनारों के लिए समय पर उत्पादित किया जाएगा।

एक राइट कमांड उसी बढ़ते क्लॉक एज के समय DQ लाइनों पर लिखे जाने वाले डेटा के साथ होता है। यह सुनिश्चित करना मेमोरी कंट्रोलर का कर्तव्य है कि एसडीआरएएम उसी समय डीक्यू लाइनों पर रीड डेटा नहीं चला रहा है, जब उसे उन लाइनों पर राइट डेटा ड्राइव करने की आवश्यकता होती है। यह रीड बर्स्ट समाप्त होने तक प्रतीक्षा करके, रीड बर्स्ट को समाप्त करके या DQM नियंत्रण रेखा का उपयोग करके किया जा सकता है।

जब स्मृति नियंत्रक को एक अलग पंक्ति का उपयोग करने की आवश्यकता होती है, तो उसे पहले उस बैंक के संवेदक एम्पलीफायरों को एक निष्क्रिय अवस्था में लौटाना चाहिए, जो अगली पंक्ति को समझने के लिए तैयार हो। इसे प्रीचार्ज ऑपरेशन या पंक्ति को बंद करने के रूप में जाना जाता है। एक प्रीचार्ज को स्पष्ट रूप से आदेश दिया जा सकता है, या इसे पढ़ने या लिखने के संचालन के समापन पर स्वचालित रूप से निष्पादित किया जा सकता है। दोबारा, न्यूनतम समय है, पंक्ति प्रीचार्ज देरी, टी_RP, जो उस पंक्ति के पूरी तरह से बंद होने से पहले समाप्त हो जाना चाहिए और इसलिए उस बैंक पर एक और सक्रिय आदेश प्राप्त करने के लिए बैंक निष्क्रिय है।

हालाँकि एक पंक्ति को ताज़ा करना इसे सक्रिय करने का एक स्वचालित दुष्प्रभाव है, ऐसा होने के लिए एक न्यूनतम समय होता है, जिसके लिए न्यूनतम पंक्ति पहुँच समय टी की आवश्यकता होती है_RAS एक पंक्ति खोलने वाले सक्रिय कमांड और इसे बंद करने वाले संबंधित प्रीचार्ज कमांड के बीच विलंब। यह सीमा आमतौर पर पंक्ति में वांछित पढ़ने और लिखने के आदेशों से बौनी होती है, इसलिए इसके मूल्य का विशिष्ट प्रदर्शन पर बहुत कम प्रभाव पड़ता है।

कमांड इंटरैक्शन

नो ऑपरेशन कमांड की हमेशा अनुमति दी जाती है, जबकि लोड मोड रजिस्टर कमांड के लिए आवश्यक है कि सभी बैंक निष्क्रिय हों, और परिवर्तनों के प्रभावी होने के लिए बाद में देरी हो। ऑटो रिफ्रेश कमांड के लिए यह भी आवश्यक है कि सभी बैंक निष्क्रिय हों, और एक रिफ्रेश चक्र समय टी लेता है_RFC चिप को निष्क्रिय अवस्था में लौटाने के लिए। (यह समय आमतौर पर टी के बराबर होता है_RCD+टी_RP.) निष्क्रिय बैंक पर अनुमत एकमात्र अन्य कमांड सक्रिय कमांड है। जैसा कि ऊपर बताया गया है, टी लेता है_RCD पंक्ति पूरी तरह से खुली होने से पहले और पढ़ने और लिखने के आदेशों को स्वीकार कर सकती है।

जब कोई बैंक खुला होता है, तो चार आदेशों की अनुमति होती है: पढ़ें, लिखें, बर्स्ट टर्मिनेट करें और प्रीचार्ज करें। पढ़ने और लिखने के आदेश फटने लगते हैं, जिन्हें आदेशों का पालन करके बाधित किया जा सकता है।

रीड बर्स्ट को बाधित करना

रीड कमांड के बाद किसी भी समय रीड, बर्स्ट टर्मिनेट या प्रीचार्ज कमांड जारी किया जा सकता है, और कॉन्फ़िगर किए गए CAS लेटेंसी के बाद रीड बर्स्ट को बाधित करेगा। इसलिए यदि चक्र 0 पर एक पठन आदेश जारी किया जाता है, चक्र 2 पर एक और पठन आदेश जारी किया जाता है, और CAS विलंबता 3 है, तो पहला पठन आदेश चक्र 3 और 4 के समय डेटा को बाहर निकालना प्रारंभ कर देगा, फिर दूसरे पठन से परिणाम आदेश चक्र 5 से प्रारंभ होता हुआ दिखाई देगा।

यदि चक्र 2 पर जारी आदेश बर्स्ट टर्मिनेट, या सक्रिय बैंक का प्रीचार्ज है, तो चक्र 5 के समय कोई आउटपुट उत्पन्न नहीं होगा।

हालांकि इंटरप्टिंग रीड किसी भी सक्रिय बैंक के लिए हो सकता है, एक प्रीचार्ज कमांड केवल रीड बर्स्ट को बाधित करेगा यदि यह एक ही बैंक या सभी बैंकों के लिए है; किसी दूसरे बैंक को प्रीचार्ज कमांड रीड बर्स्ट को बाधित नहीं करेगा।

राइट कमांड द्वारा रीड बर्स्ट को बाधित करना संभव है, लेकिन अधिक कठिन है। यह किया जा सकता है यदि डीक्यूएम सिग्नल का उपयोग एसडीआरएएम से आउटपुट को दबाने के लिए किया जाता है ताकि मेमोरी नियंत्रक डीक्यू लाइनों पर एसडीआरएएम को लिखने के संचालन के समय में डेटा चला सके। क्योंकि रीड डेटा पर DQM के प्रभाव में दो चक्रों की देरी होती है, लेकिन राइट डेटा पर DQM का प्रभाव तत्काल होता है, DQM को राइट कमांड से पहले कम से कम दो चक्र प्रारंभ करने के लिए (रीड डेटा को मास्क करने के लिए) उठाया जाना चाहिए, लेकिन इसके लिए कम किया जाना चाहिए। राइट कमांड का चक्र (यह मानते हुए कि राइट कमांड का प्रभाव होना है)।

केवल दो घड़ी चक्रों में ऐसा करने के लिए एसडीआरएएम को घड़ी के किनारे पर अपने आउटपुट को बंद करने के समय के बीच सावधानीपूर्वक समन्वय की आवश्यकता होती है और निम्नलिखित घड़ी किनारे पर लिखने के लिए डेटा को एसडीआरएएम को इनपुट के रूप में आपूर्ति की जानी चाहिए। यदि पर्याप्त समय की अनुमति देने के लिए घड़ी की आवृत्ति बहुत अधिक है, तो तीन चक्रों की आवश्यकता हो सकती है।

यदि रीड कमांड में ऑटो-प्रीचार्ज शामिल है, तो प्रीचार्ज इंटरप्टिंग कमांड के समान चक्र प्रारंभ करता है।

बर्स्ट ऑर्डरिंग

सीपीयू कैश के साथ एक आधुनिक माइक्रोप्रोसेसर आमतौर पर कैश लाइनों की इकाइयों में मेमोरी एक्सेस करेगा। 64-बाइट कैश लाइन को स्थानांतरित करने के लिए 64-बिट डीआईएमएम के लिए लगातार आठ एक्सेस की आवश्यकता होती है, जो आठ-शब्द बर्स्ट मोड करने के लिए मोड रजिस्टर का उपयोग करके एसडीआरएएम चिप्स को कॉन्फ़िगर करके एकल पढ़ने या लिखने के आदेश से ट्रिगर किया जा सकता है ( कंप्यूटिंग)। एक कैश लाइन लाने को आमतौर पर एक विशेष पते से पढ़ने के द्वारा ट्रिगर किया जाता है, और एसडीआरएएम कैश लाइन के महत्वपूर्ण शब्द को पहले स्थानांतरित करने की अनुमति देता है। (यहाँ शब्द एसडीआरएएम चिप या डीआईएमएम की चौड़ाई को संदर्भित करता है, जो एक विशिष्ट डीआईएमएम के लिए 64 बिट्स है।) एसडीआरएएम चिप्स कैश लाइन में शेष शब्दों के क्रम के लिए दो संभावित सम्मेलनों का समर्थन करते हैं।

बर्स्ट हमेशा बीएल के गुणकों पर प्रारंभ होने वाले बीएल लगातार शब्दों के एक संरेखित ब्लॉक तक पहुंचते हैं। इसलिए, उदाहरण के लिए, चार से सात तक किसी भी कॉलम पते पर चार-शब्द की बर्स्ट पहुंच चार से सात शब्दों को वापस कर देगी। हालाँकि, आदेश, अनुरोधित पते और कॉन्फ़िगर किए गए बर्स्ट प्रकार के विकल्प पर निर्भर करता है: अनुक्रमिक या इंटरलीव्ड। आमतौर पर, एक मेमोरी कंट्रोलर को एक या दूसरे की आवश्यकता होगी। जब बर्स्ट की लंबाई एक या दो होती है, तो बर्स्ट प्रकार कोई मायने नहीं रखता। एक बर्स्ट लेंथ के लिए, अनुरोधित शब्द ही एकमात्र ऐसा शब्द है जिस तक पहुँचा जा सकता है। दो की बर्स्ट लंबाई के लिए, अनुरोधित शब्द को पहले एक्सेस किया जाता है, और संरेखित ब्लॉक में दूसरे शब्द को दूसरे स्थान पर एक्सेस किया जाता है। यह निम्नलिखित शब्द है यदि एक सम पता निर्दिष्ट किया गया था, और पिछला शब्द यदि एक विषम पता निर्दिष्ट किया गया था।

अनुक्रमिक बर्स्ट मोड (कंप्यूटिंग) के लिए, बाद के शब्दों को बढ़ते पते के क्रम में एक्सेस किया जाता है, अंत तक पहुंचने पर ब्लॉक की प्रारंभ में वापस लपेटा जाता है। इसलिए, उदाहरण के लिए, चार की बर्स्ट लंबाई और पांच के अनुरोधित कॉलम पते के लिए, शब्दों को 5-6-7-4 के क्रम में एक्सेस किया जाएगा। अगर बर्स्ट की लंबाई आठ थी, तो एक्सेस ऑर्डर 5-6-7-0-1-2-3-4 होगा। यह कॉलम एड्रेस में एक काउंटर जोड़कर और बर्स्ट लेंथ से आगे कैरी को अनदेखा करके किया जाता है। इंटरलीव्ड बर्स्ट मोड काउंटर और एड्रेस के बीच एक्सक्लूसिव या ऑपरेशन का उपयोग करके एड्रेस की गणना करता है। पांच के समान आरंभिक पते का उपयोग करते हुए, चार-शब्द का बर्स्ट 5-4-7-6 के क्रम में शब्दों को लौटाएगा। आठ शब्दों का विस्फोट 5-4-7-6-1-0-3-2 होगा।^[11] हालांकि मनुष्यों के लिए अधिक भ्रमित करने वाला, यह हार्डवेयर में लागू करना आसान हो सकता है, और इंटेल द्वारा अपने माइक्रोप्रोसेसरों के लिए इसे प्राथमिकता दी जाती है।^{[citation needed]}

यदि अनुरोधित कॉलम पता एक ब्लॉक की प्रारंभ में है, तो दोनों बर्स्ट मोड (अनुक्रमिक और इंटरलीव्ड) समान अनुक्रमिक अनुक्रम 0-1-2-3-4-5-6-7 में डेटा लौटाते हैं। अंतर केवल महत्वपूर्ण-शब्द-प्रथम क्रम में स्मृति से कैश लाइन लाने पर ही मायने रखता है।

मोड रजिस्टर

एकल डाटा दर एसडीआरएएम में एक एकल 10-बिट प्रोग्रामेबल मोड रजिस्टर है। बाद में डबल-डेटा-दर एसडीआरएएम मानक अतिरिक्त मोड रजिस्टर जोड़ते हैं, जिन्हें बैंक एड्रेस पिन का उपयोग करके संबोधित किया जाता है। SDR SDRAM के लिए, बैंक एड्रेस पिन और एड्रेस लाइन A10 और ऊपर की उपेक्षा की जाती है, लेकिन एक मोड रजिस्टर राइट के समय शून्य होना चाहिए।

बिट्स M9 से M0 हैं, लोड मोड रजिस्टर चक्र के समय पता लाइनों A9 से A0 पर प्रस्तुत किए गए हैं।

M9: बर्स्ट मोड लिखें। यदि 0, राइट्स रीड बर्स्ट लेंथ और मोड का उपयोग करते हैं। यदि 1, सभी लेखन गैर-विस्फोट (एकल स्थान) हैं।
M8, M7: ऑपरेटिंग मोड। आरक्षित, और 00 होना चाहिए।
M6, M5, M4: CAS विलंबता। आम तौर पर केवल 010 (CL2) और 011 (CL3) कानूनी होते हैं। चिप से रीड कमांड और डेटा आउटपुट के बीच चक्रों की संख्या निर्दिष्ट करता है। नैनोसेकंड में इस मूल्य पर चिप की मौलिक सीमा होती है; आरंभीकरण के समय, स्मृति नियंत्रक को उस सीमा को चक्रों में अनुवाद करने के लिए घड़ी की आवृत्ति के अपने ज्ञान का उपयोग करना चाहिए।
M3: बर्स्ट टाइप। 0 - अनुक्रमिक बर्स्ट ऑर्डरिंग का अनुरोध करता है, जबकि 1 इंटरलीव्ड बर्स्ट ऑर्डरिंग का अनुरोध करता है।
M2, M1, M0: बर्स्ट लेंथ। 000, 001, 010 और 011 के मान क्रमशः 1, 2, 4 या 8 शब्दों के बर्स्ट आकार को निर्दिष्ट करते हैं। प्रत्येक रीड (और राइट, यदि M9 0 है) तब तक कई एक्सेस निष्पादित करेगा, जब तक कि एक बर्स्ट स्टॉप या अन्य कमांड द्वारा बाधित न हो। 111 का मान पूर्ण-पंक्ति बर्स्ट निर्दिष्ट करता है। फट बाधित होने तक जारी रहेगा। पूर्ण-पंक्ति बर्स्ट की अनुमति केवल अनुक्रमिक बर्स्ट प्रकार के साथ है।

बाद में (डबल डेटा दर) एसडीआरएएम मानक अधिक मोड रजिस्टर बिट्स का उपयोग करते हैं, और अतिरिक्त मोड रजिस्टर प्रदान करते हैं जिन्हें विस्तारित मोड रजिस्टर कहा जाता है। लोड मोड रजिस्टर कमांड के समय रजिस्टर नंबर बैंक एड्रेस पिन पर एन्कोड किया गया है। उदाहरण के लिए, DDR2 SDRAM में 13-बिट मोड रजिस्टर, 13-बिट विस्तारित मोड रजिस्टर नंबर 1 (EMR1) और 5-बिट विस्तारित मोड रजिस्टर नंबर 2 (EMR2) है।

ऑटो रिफ्रेश

प्रत्येक बैंक में प्रत्येक पंक्ति को खोलकर और बंद करके (सक्रिय और प्रीचार्जिंग) करके RAM चिप को ताज़ा करना संभव है। हालाँकि, मेमोरी कंट्रोलर को सरल बनाने के लिए, SDRAM चिप्स एक ऑटो रिफ्रेश कमांड का समर्थन करता है, जो एक साथ प्रत्येक बैंक में एक पंक्ति में इन कार्यों को करता है। एसडीआरएएम एक आंतरिक काउंटर भी रखता है, जो सभी संभावित पंक्तियों पर पुनरावृति करता है। मेमोरी कंट्रोलर को पर्याप्त संख्या में ऑटो रिफ्रेश कमांड जारी करना चाहिए (एक प्रति पंक्ति, 8192 उदाहरण में हम उपयोग कर रहे हैं) हर रिफ्रेश अंतराल (t_REF = 64 एमएस एक सामान्य मूल्य है)। यह आदेश जारी होने पर सभी बैंकों को निष्क्रिय (बंद, प्रीचार्ज) होना चाहिए।

कम शक्ति मोड

जैसा कि उल्लेख किया गया है, घड़ी सक्षम (CKE) इनपुट का उपयोग घड़ी को SDRAM में प्रभावी रूप से रोकने के लिए किया जा सकता है। CKE इनपुट को घड़ी के प्रत्येक बढ़ते किनारे का नमूना लिया जाता है, और यदि यह कम है, तो CKE की जाँच के अलावा अन्य सभी उद्देश्यों के लिए घड़ी के अगले बढ़ते किनारे को अनदेखा कर दिया जाता है। जब तक सीकेई कम है, तब तक घड़ी की दर बदलने या घड़ी को पूरी तरह से बंद करने की अनुमति है।

यदि एसडीआरएएम संचालन करते समय सीकेई को कम किया जाता है, तो सीकेई फिर से उठाए जाने तक यह बस जगह में जमा देता है।

यदि एसडीआरएएम निष्क्रिय है (सभी बैंकों को प्रीचार्ज किया गया है, कोई आदेश प्रगति पर नहीं है) जब सीकेई को कम किया जाता है, तो एसडीआरएएम स्वचालित रूप से पावर-डाउन मोड में प्रवेश करता है, जब तक कि सीकेई को फिर से उठाया नहीं जाता तब तक न्यूनतम बिजली की खपत होती है। यह अधिकतम रीफ्रेश अंतराल टी से अधिक समय तक नहीं रहना चाहिए_REF, या स्मृति सामग्री खो सकती है। अतिरिक्त बिजली बचत के लिए इस समय घड़ी को पूरी तरह से बंद करना कानूनी है।

अंत में, अगर एसडीआरएएम को ऑटो-रिफ्रेश कमांड भेजे जाने के साथ ही सीकेई को कम किया जाता है, तो एसडीआरएएम सेल्फ-रिफ्रेश मोड में प्रवेश करता है। यह पावर डाउन की तरह है, लेकिन आवश्यक होने पर आंतरिक ताज़ा चक्र उत्पन्न करने के लिए एसडीआरएएम ऑन-चिप टाइमर का उपयोग करता है। इस समय घड़ी को रोका जा सकता है। जबकि सेल्फ-रिफ्रेश मोड पावर-डाउन मोड की तुलना में थोड़ी अधिक बिजली की खपत करता है, यह मेमोरी कंट्रोलर को पूरी तरह से अक्षम करने की अनुमति देता है, जो आमतौर पर अंतर की तुलना में अधिक होता है।

बैटरी चालित उपकरणों के लिए डिज़ाइन किया गया SDRAM कुछ अतिरिक्त बिजली-बचत विकल्प प्रदान करता है। एक है तापमान पर निर्भर रिफ्रेश; एक ऑन-चिप तापमान संवेदक ताज़ा दर को कम तापमान पर कम कर देता है, बजाय इसे हमेशा सबसे खराब स्थिति में चलाने के बजाय। एक और चयनात्मक रिफ्रेश है, जो डीरैम सरणी के एक हिस्से में सेल्फ-रिफ्रेश को सीमित करता है। रीफ्रेश किया गया अंश विस्तारित मोड रजिस्टर का उपयोग करके कॉन्फ़िगर किया गया है। तीसरा, मोबाइल डीडीआर (एलपीडीडीआर) और एलपीडीडीआर2 में लागू किया गया डीप पावर डाउन मोड है, जो मेमोरी को अमान्य कर देता है और इससे बाहर निकलने के लिए पूर्ण पुनर्संरचना की आवश्यकता होती है। यह CKE को कम करते हुए बर्स्ट टर्मिनेट कमांड भेजकर सक्रिय होता है।

डीडीआर एसडीआरएएम प्रीफेच आर्किटेक्चर

डीडीआर एसडीआरएएम मेमोरी में एक सामान्य भौतिक पंक्ति पर स्थित कई डेटा शब्दों तक त्वरित और आसान पहुंच की अनुमति देने के लिए प्रीफैच आर्किटेक्चर को नियोजित करता है।

प्रीफैच आर्किटेक्चर डीरैम तक मेमोरी एक्सेस की विशिष्ट विशेषताओं का लाभ उठाता है। विशिष्ट डीरैम मेमोरी ऑपरेशंस में तीन चरण शामिल होते हैं: bitline प्रीचार्ज, रो एक्सेस, कॉलम एक्सेस। रो एक्सेस एक रीड ऑपरेशन का दिल है, क्योंकि इसमें डीरैम मेमोरी सेल्स में छोटे संकेतों की सावधानीपूर्वक संवेदन शामिल है; यह मेमोरी ऑपरेशन का सबसे धीमा चरण है। हालाँकि, एक बार एक पंक्ति को पढ़ने के बाद, बाद के कॉलम उसी पंक्ति तक पहुँचते हैं, जो बहुत तेज़ हो सकता है, क्योंकि अर्थ प्रवर्धक भी कुंडी के रूप में कार्य करते हैं। संदर्भ के लिए, 1 गीगाबिट की एक पंक्ति^[6] DDR3 डिवाइस 2,048 अंश ्स चौड़ा है, इसलिए आंतरिक रूप से 2,048 बिट्स को पंक्ति पहुंच चरण के समय 2,048 अलग अर्थ एम्पलीफायरों में पढ़ा जाता है। डीआरएएम की गति के आधार पर पंक्ति पहुंच में 50 nanosecond लग सकते हैं, जबकि खुली पंक्ति से कॉलम का उपयोग 10 एनएस से कम है।

पारंपरिक डीआरएएम आर्किटेक्चर ने खुले पंक्ति पर बिट्स तक तेजी से कॉलम पहुंच का समर्थन किया है। 2,048 बिट चौड़ी पंक्ति के साथ 8-बिट-चौड़ी मेमोरी चिप के लिए, पंक्ति पर 256 डेटावर्ड्स (2048/8) में से किसी तक पहुंच बहुत तेज हो सकती है, बशर्ते अन्य पंक्तियों में कोई हस्तक्षेप न हो।

पुरानी फास्ट कॉलम एक्सेस पद्धति का दोष यह था कि पंक्ति में प्रत्येक अतिरिक्त डेटावार्ड के लिए एक नया कॉलम पता भेजा जाना था। पता बस को डेटा बस के समान आवृत्ति पर संचालित करना था। Prefetch आर्किटेक्चर एकल पते के अनुरोध को एकाधिक डेटा शब्दों में परिणत करने की अनुमति देकर इस प्रक्रिया को सरल बनाता है।

प्रीफैच बफर आर्किटेक्चर में, जब एक पंक्ति में मेमोरी एक्सेस होती है, तो बफर पंक्ति पर आसन्न डेटा शब्दों के एक सेट को पकड़ लेता है और उन्हें अलग-अलग कॉलम की आवश्यकता के बिना आईओ पिन पर रैपिड-फायर अनुक्रम में पढ़ता है (उन्हें फट जाता है)। पता अनुरोध। यह मानता है कि सीपीयू मेमोरी में आसन्न डेटावर्ड्स चाहता है, जो व्यवहार में अक्सर होता है। उदाहरण के लिए, DDR1 में, दो आसन्न डेटा शब्दों को प्रत्येक चिप से एक ही घड़ी चक्र में पढ़ा जाएगा और प्री-फ़ेच बफर में रखा जाएगा। प्रत्येक शब्द तब घड़ी चक्र के लगातार बढ़ते और गिरते किनारों पर प्रसारित किया जाएगा। इसी तरह, DDR2 में 4n प्री-फ़ेच बफ़र के साथ, लगातार चार डेटा शब्द पढ़े जाते हैं और बफ़र में रखे जाते हैं, जबकि एक घड़ी, जो DDR की आंतरिक घड़ी से दोगुनी तेज़ होती है, प्रत्येक शब्द को लगातार बढ़ते और गिरते किनारे पर प्रसारित करती है। तेज बाहरी घड़ी ^[12] प्रीफैच बफर डेप्थ को कोर मेमोरी फ्रीक्वेंसी और IO फ्रीक्वेंसी के बीच के अनुपात के रूप में भी माना जा सकता है। 8n प्रीफ़ेच आर्किटेक्चर (जैसे DDR3) में, IOs मेमोरी कोर की तुलना में 8 गुना तेज़ी से काम करेगा (प्रत्येक मेमोरी एक्सेस के परिणामस्वरूप IOs पर 8 डेटावर्ड्स फट जाते हैं)। इस प्रकार एक 200 मेगाहर्ट्ज मेमोरी कोर आईओ के साथ संयुक्त है जो प्रत्येक आठ गुना तेज (1600 मेगाबिट्स प्रति सेकंड) संचालित करता है। यदि मेमोरी में 16 IOs हैं, तो कुल रीड बैंडविड्थ 200 MHz x 8 डेटावर्ड्स/एक्सेस x 16 IOs = 25.6 गीगाबिट्स प्रति सेकंड (Gbit/s) या 3.2 गीगाबाइट्स प्रति सेकंड (GB/s) होगी। एकाधिक डीआरएएम चिप्स वाले मॉड्यूल तदनुसार उच्च बैंडविड्थ प्रदान कर सकते हैं।

एसडीआरएएम की प्रत्येक पीढ़ी का एक अलग प्रीफ़ेच बफर आकार होता है:

DDR SDRAM का प्रीफ़ेच बफर आकार 2n है (प्रति मेमोरी एक्सेस के लिए दो डेटावर्ड्स)
DDR2 SDRAM का प्रीफ़ेच बफर आकार 4n है (चार डेटावर्ड्स प्रति मेमोरी एक्सेस)
DDR3 SDRAM का प्रीफ़ेच बफर आकार 8n है (आठ डेटावर्ड प्रति मेमोरी एक्सेस)
DDR4 SDRAM का प्रीफ़ेच बफर आकार 8n है (आठ डेटावर्ड प्रति मेमोरी एक्सेस)
DDR5 SDRAM का प्रीफ़ेच बफर आकार 8n है; एक अतिरिक्त मोड 16n है

पीढ़ी

SDRAM feature map
Type	Feature changes
SDRAM	V_cc = 3.3 V Signal: LVTTL
DDR1	Access is ≥2 words Double clocked V_cc = 2.5 V 2.5 - 7.5 ns per cycle Signal: SSTL_2 (2.5V)^[13]
DDR2	Access is ≥4 words "Burst terminate" removed 4 units used in parallel 1.25 - 5 ns per cycle Internal operations are at 1/2 the clock rate. Signal: SSTL_18 (1.8V)^[13]
DDR3	Access is ≥8 words Signal: SSTL_15 (1.5V)^[13] Much longer CAS latencies
DDR4	V_cc ≤ 1.2 V point-to-point (single module per channel)

एसडीआर

64 एमबी{{binpre}साउंड ब्लास्टर एक्स-फाई पर साउंड मेमोरी का } साउंड ब्लास्टर X-Fi फैटलिटी प्रो अच्छा पत्रक दो माइक्रोन टेक्नोलॉजी 48LC32M8A2 SDRAM चिप्स से बनाया गया है। वे 133 MHz (7.5 ns क्लॉक पीरियड) पर चलते हैं और उनके पास 8-बिट वाइड डेटा बसें हैं।^[14]

मूल रूप से एसडीआरएएम के रूप में जाना जाता है, एकल डेटा दर एसडीआरएएम एक कमांड को स्वीकार कर सकता है और प्रति घड़ी चक्र में डेटा का एक शब्द स्थानांतरित कर सकता है। चिप्स विभिन्न प्रकार के डेटा बस आकार (आमतौर पर 4, 8 या 16 बिट्स) के साथ बनाए जाते हैं, लेकिन चिप्स को आम तौर पर 168-पिन डीआईएमएम में इकट्ठा किया जाता है जो 64 (गैर-ईसीसी) या 72 (ईसीसी मेमोरी) बिट्स को पढ़ता या लिखता है। समय।

डेटा बस का उपयोग जटिल है और इस प्रकार एक जटिल डीरैम कंट्रोलर सर्किट की आवश्यकता होती है। ऐसा इसलिए है क्योंकि डीरैम में लिखे गए डेटा को राइट कमांड के समान चक्र में प्रस्तुत किया जाना चाहिए, लेकिन रीड कमांड के बाद आउटपुट 2 या 3 चक्रों को पढ़ता है। डीरैम नियंत्रक को यह सुनिश्चित करना चाहिए कि एक ही समय में पढ़ने और लिखने के लिए डेटा बस की आवश्यकता नहीं है।

विशिष्ट SDR SDRAM घड़ी की दरें क्रमशः 66, 100, और 133 MHz (15, 10 और 7.5 ns की अवधि) हैं, जिन्हें PC66, PC100 और PC133 के रूप में दर्शाया गया है। 200 मेगाहर्ट्ज तक की घड़ी की दरें उपलब्ध थीं। यह 3.3 V के वोल्टेज पर काम करता है।

इस प्रकार का एसडीआरएएम डीडीआर वेरिएंट की तुलना में धीमा है, क्योंकि डेटा का केवल एक शब्द प्रति घड़ी चक्र (एकल डेटा दर) प्रसारित होता है। लेकिन यह प्रकार अपने पूर्ववर्ती विस्तारित डेटा बाहर घूंट (EDO-RAM) और फास्ट पेज मोड डीरैम (FPM-RAM) से भी तेज है, जिसमें डेटा के एक शब्द को स्थानांतरित करने के लिए आमतौर पर दो या तीन घड़ियां लगती हैं।

पीसी66

PC66 संयुक्त इलेक्ट्रॉन उपकरण इंजीनियरिंग परिषद द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर रैंडम एक्सेस मेमोरी मानक को संदर्भित करता है। PC66 तुल्यकालिक डीरैम है जो 66.66 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर, 64-बिट बस पर, 3.3 V के वोल्टेज पर काम कर रहा है। PC66 168-पिन DIMM और 144-पिन SO-DIMM फॉर्म फैक्टर में उपलब्ध है। सैद्धांतिक बैंडविड्थ 533 एमबी/एस है। (1 एमबी/एस = एक मिलियन बाइट्स प्रति सेकंड)

इस मानक का उपयोग मूल इंटेल पेंटियम (P5 माइक्रोआर्किटेक्चर) और AMD K6-आधारित पीसी द्वारा किया गया था। यह Beige Power Mac G3, आरंभिक iBooks और PowerBook G3s में भी उपलब्ध है। इसका उपयोग 66 मेगाहर्ट्ज सामने की ओर बस के साथ कई प्रारंभिक इंटेल सेलेरॉन सिस्टम में भी किया जाता है। इसे PC100 और PC133 मानकों द्वारा प्रतिस्थापित किया गया था।

पीसी100

डीआईएमएम: 168 पिन और दो पायदान

PC100 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर रैंडम-एक्सेस मेमोरी के लिए एक मानक है। PC100 तुल्यकालिक डीरैम को संदर्भित करता है, जो 64-बिट-वाइड बस पर, 3.3 V के वोल्टेज पर, 100 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर काम करता है। PC100 168-पिन DIMM और 144-पिन SO-DIMM कंप्यूटर फॉर्म फैक्टर में उपलब्ध है। PC100 PC66 के साथ पिछड़ा संगत है और PC133 मानक द्वारा अधिगृहीत किया गया था।

100 मेगाहर्ट्ज एसडीआरएएम चिप्स से निर्मित एक मॉड्यूल आवश्यक रूप से 100 मेगाहर्ट्ज पर काम करने में सक्षम नहीं है। PC100 मानक समग्र रूप से मेमोरी मॉड्यूल की क्षमताओं को निर्दिष्ट करता है। PC100 का उपयोग कई पुराने कंप्यूटरों में किया जाता है; 1990 के दशक के अंत में PC100 मेमोरी वाले सबसे आम कंप्यूटर थे।

पीसी133

PC133 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित एक कंप्यूटर मेमोरी मानक है। PC133 एसडीआर एसडीआरएएम को संदर्भित करता है जो 133 मेगाहर्ट्ज की घड़ी आवृत्ति पर 64-बिट-वाइड बस पर, 3.3 वी के वोल्टेज पर काम करता है। पीसी133 168-पिन डीआईएमएम और 144-पिन एसओ-डीआईएमएम फॉर्म कारकों में उपलब्ध है। PC133 JEDEC द्वारा स्वीकृत अब तक का सबसे तेज़ और अंतिम SDR SDRAM मानक है, और 1.066 GB प्रति सेकंड ([133.33 MHz * 64/8]=1.066 GB/s) की बैंडविड्थ प्रदान करता है। (1 जीबी/एस = एक अरब बाइट प्रति सेकेंड) पीसी133 पीसी100 और पीसी66 के साथ पिछड़ा संगत है।

डीडीआर

जबकि डीरैम की पहुंच विलंबता मौलिक रूप से डीरैम सरणी द्वारा सीमित है, डीरैम में बहुत अधिक संभावित बैंडविड्थ है क्योंकि प्रत्येक आंतरिक पठन वास्तव में कई हजारों बिट्स की एक पंक्ति है। इस बैंडविड्थ को उपयोगकर्ताओं के लिए अधिक उपलब्ध कराने के लिए, एक डबल डेटा दर इंटरफ़ेस विकसित किया गया था। यह एक ही कमांड का उपयोग करता है, जिसे प्रति चक्र एक बार स्वीकार किया जाता है, लेकिन प्रति घड़ी चक्र में डेटा के दो शब्दों को पढ़ता या लिखता है। DDR इंटरफ़ेस क्लॉक सिग्नल के बढ़ते और गिरते दोनों किनारों पर डेटा को पढ़ने और लिखने के द्वारा इसे पूरा करता है। इसके अलावा, एसडीआर इंटरफ़ेस समय में कुछ छोटे बदलाव बाद में किए गए थे, और आपूर्ति वोल्टेज 3.3 से घटाकर 2.5 वी कर दिया गया था। परिणामस्वरूप, डीडीआर एसडीआरएएम एसडीआर एसडीआरएएम के साथ पीछे की ओर संगत नहीं है।

डीडीआर एसडीआरएएम (कभी-कभी अधिक स्पष्टता के लिए डीडीआर1 कहा जाता है) न्यूनतम पढ़ने या लिखने की इकाई को दोगुना कर देता है; प्रत्येक पहुंच कम से कम दो लगातार शब्दों को संदर्भित करती है।

विशिष्ट DDR SDRAM क्लॉक रेट 133, 166 और 200 MHz (7.5, 6, और 5 ns/चक्र) हैं, जिन्हें आमतौर पर DDR-266, DDR-333 और DDR-400 (3.75, 3, और 2.5 ns प्रति बीट) के रूप में वर्णित किया जाता है। इसी 184-पिन DIMM को PC-2100, PC-2700 और PC-3200 के रूप में जाना जाता है। DDR-550 (PC-4400) तक का प्रदर्शन उपलब्ध है।

डीडीआर2

डीडीआर2 एसडीआरएएम डीडीआर एसडीआरएएम के समान है, लेकिन लगातार चार शब्दों तक पढ़ने या लिखने की न्यूनतम इकाई को दोगुना कर देता है। उच्च प्रदर्शन संचालन की अनुमति देने के लिए बस प्रोटोकॉल को भी सरल बनाया गया था। (विशेष रूप से, बर्स्ट टर्मिनेट कमांड को हटा दिया जाता है।) यह एसडीआरएएम की बस दर को आंतरिक रैम संचालन की घड़ी की दर को बढ़ाए बिना दोगुना करने की अनुमति देता है; इसके बजाय, एसडीआरएएम से चार गुना चौड़ी इकाइयों में आंतरिक संचालन किया जाता है। इसके अलावा, एक अतिरिक्त बैंक एड्रेस पिन (BA2) जोड़ा गया था ताकि आठ बैंकों को बड़े रैम चिप्स पर अनुमति दी जा सके।

विशिष्ट DDR2 SDRAM घड़ी की दरें 200, 266, 333 या 400 MHz (5, 3.75, 3 और 2.5 ns की अवधि) हैं, जिन्हें आमतौर पर DDR2-400, DDR2-533, DDR2-667 और DDR2-800 (2.5 की अवधि, 1.875, 1.5 और 1.25 एनएस)। संबंधित 240-पिन DIMM को PC2-6400 के माध्यम से PC2-3200 के रूप में जाना जाता है। DDR2 SDRAM अब 533 मेगाहर्ट्ज की क्लॉक दर पर उपलब्ध है जिसे आमतौर पर DDR2-1066 के रूप में वर्णित किया जाता है और संबंधित DIMM को PC2-8500 (निर्माता के आधार पर PC2-8600 नाम भी दिया जाता है) के रूप में जाना जाता है। DDR2-1250 (PC2-10000) तक का प्रदर्शन उपलब्ध है।

ध्यान दें कि क्योंकि आंतरिक संचालन 1/2 क्लॉक रेट पर हैं, DDR2-400 मेमोरी (आंतरिक क्लॉक रेट 100 मेगाहर्ट्ज) में DDR-400 (आंतरिक क्लॉक रेट 200 मेगाहर्ट्ज) की तुलना में कुछ अधिक विलंबता है।

DDR3

DDR3 न्यूनतम पढ़ने या लिखने की इकाई को लगातार आठ शब्दों में दोहराते हुए, प्रवृत्ति को जारी रखता है। यह आंतरिक संचालन की घड़ी की दर, केवल चौड़ाई को बदलने के बिना बैंडविड्थ और बाहरी बस दर के एक और दोहरीकरण की अनुमति देता है। 800–1600 एम ट्रांसफर/एस (400–800 मेगाहर्ट्ज़ घड़ी के दोनों किनारों) को बनाए रखने के लिए, आंतरिक रैम सरणी को प्रति सेकंड 100–200 एम फ़ेच करना होता है।

दोबारा, प्रत्येक दोहरीकरण के साथ, नकारात्मक पक्ष बढ़ी हुई विलंबता (इंजीनियरिंग) है। जैसा कि सभी डीडीआर एसडीआरएएम पीढ़ियों के साथ होता है, कमांड अभी भी एक क्लॉक एज तक ही सीमित हैं और कमांड लेटेंसी घड़ी चक्रों के संदर्भ में दी जाती हैं, जो आमतौर पर उद्धृत अंतरण दर (डीडीआर3-800 के साथ 8 की सीएएस लेटेंसी 8/8 है) की आधी गति है। (400 MHz) = 20 ns, PC100 SDR SDRAM पर बिल्कुल CAS2 की समान विलंबता)।

DDR3 मेमोरी चिप्स का व्यावसायिक रूप से निर्माण किया जा रहा है,^[15] और उनका उपयोग करने वाले कंप्यूटर सिस्टम 2007 की दूसरी छमाही से उपलब्ध थे,^[16] 2008 के बाद से महत्वपूर्ण उपयोग के साथ।^[17] प्रारंभिक क्लॉक दरें 400 और 533 मेगाहर्ट्ज थीं, जिन्हें DDR3-800 और DDR3-1066 (PC3-6400 और PC3-8500 मॉड्यूल) के रूप में वर्णित किया गया है, लेकिन 667 और 800 मेगाहर्ट्ज को DDR3-1333 और DDR3-1600 (PC3-10600) के रूप में वर्णित किया गया है और PC3-12800 मॉड्यूल) अब आम हैं।^[18] DDR3-2800 (PC3 22400 मॉड्यूल) तक का प्रदर्शन उपलब्ध है।^[19]

डीडीआर4

DDR4 SDRAM DDR3 SDRAM का उत्तराधिकारी है। यह 2008 में सैन फ्रांसिस्को में इंटेल डेवलपर फोरम में प्रकट हुआ था, और 2011 के समय बाजार में जारी होने वाला था। इसके विकास के समय समय काफी भिन्न था - यह मूल रूप से 2012 में जारी होने की उम्मीद थी,^[20] और बाद में (2010 के समय) 2015 में रिलीज़ होने की उम्मीद है,^[21] 2011 की प्रारंभ में नमूनों की घोषणा होने से पहले और निर्माताओं ने यह घोषणा करना प्रारंभ कर दिया था कि 2012 में व्यावसायिक उत्पादन और बाजार में रिलीज होने की उम्मीद थी। .

DDR4 चिप 1.2 वाल्ट या उससे कम पर चलते हैं,^[22]^[23] DDR3 चिप्स के 1.5 V की तुलना में, और प्रति सेकंड 2 बिलियन से अधिक डेटा स्थानांतरण होते हैं। उन्हें 2133 मेगाहर्ट्ज की आवृत्ति दरों पर पेश किए जाने की उम्मीद थी, जो संभावित 4266 मेगाहर्ट्ज तक बढ़ने का अनुमान है^[24] और 1.05 वी का घटा हुआ वोल्टेज^[25] 2013 तक।

DDR4 ने आंतरिक प्रीफ़ेच चौड़ाई को फिर से दोगुना नहीं किया, लेकिन DDR3 के समान 8n प्रीफ़ेच का उपयोग करता है।^[26] इस प्रकार, डेटा बस को व्यस्त रखने के लिए कई बैंकों के रीड्स को इंटरलीव करना आवश्यक होगा।

फरवरी 2009 में, सैमसंग ने 40 एनएम डीआरएएम चिप्स को मान्य किया, जिसे डीडीआर4 विकास की दिशा में एक महत्वपूर्ण कदम माना गया। रेफरी>Gruener, Wolfgang (February 4, 2009). "सैमसंग DDR4 को पहले मान्य 40 एनएम DRAM के साथ संकेत देता है". tgdaily.com. Archived from the original on May 24, 2009. Retrieved 2009-06-16.</ref> चूंकि, 2009 तक, वर्तमान डीरैम चिप्स केवल 50 nm प्रक्रिया में माइग्रेट होने लगे थे। रेफरी>Jansen, Ng (January 20, 2009). "DDR3 2009 में सस्ता, तेज होगा". dailytech.com. Archived from the original on June 22, 2009. Retrieved 2009-06-17.</ref> जनवरी 2011 में, सैमसंग ने 30 एनएम 2048 एमबी के परीक्षण को पूरा करने और जारी करने की घोषणा की^[6] DDR4 डीरैम मॉड्यूल। इसमें 1.2 V पर 2.13 Gbit/s की अधिकतम बैंडविड्थ है, छद्म खुली नाली तकनीक का उपयोग करता है और समकक्ष DDR3 मॉड्यूल की तुलना में 40% कम बिजली लेता है।^[27]^[28]

अंधेरा

मार्च 2017 में, JEDEC ने घोषणा की कि DDR5 मानक विकास के अधीन है,^[29] लेकिन DDR4 की बैंडविड्थ को दोगुना करने, बिजली की खपत को कम करने और 2018 में मानक प्रकाशित करने के लक्ष्यों के अलावा कोई विवरण नहीं दिया। मानक 14 जुलाई 2020 को जारी किया गया था।^[30]

असफल उत्तराधिकारी

डीडीआर के अतिरिक्त, एसडीआर एसडीआरएएम को सफल बनाने के लिए कई अन्य प्रस्तावित स्मृति प्रौद्योगिकियां थीं।

रैम्बस डीआरएएम (आरडीआरएएम)

आरडीआरएएम एक मालिकाना तकनीक थी जो डीडीआर के खिलाफ प्रतिस्पर्धा करती थी। इसकी अपेक्षाकृत उच्च कीमत और निराशाजनक प्रदर्शन (उच्च विलंबता और एक संकीर्ण 16-बिट डेटा चैनल बनाम DDR के 64 बिट चैनल के परिणामस्वरूप) ने इसे SDR डीरैम के सफल होने की दौड़ में खो दिया।

तुल्यकालिक-लिंक डीरैम (SLDRAM)

एसएलडीआरएएम ने उच्च प्रदर्शन का दावा किया और आरडीआरएएम के खिलाफ प्रतिस्पर्धा की। इसे 1990 के दशक के अंत में SLDRAM कंसोर्टियम द्वारा विकसित किया गया था। SLDRAM कंसोर्टियम में लगभग 20 प्रमुख डीरैम और कंप्यूटर उद्योग निर्माता शामिल थे। (SLDRAM कंसोर्टियम को SLDRAM Inc. के रूप में शामिल किया गया और फिर इसका नाम उन्नत मेमोरी इंटरनेशनल, Inc. में बदल दिया गया)। SLDRAM एक खुला मानक था और इसके लिए लाइसेंस शुल्क की आवश्यकता नहीं थी। विशिष्टताओं को 200, 300 या 400 मेगाहर्ट्ज घड़ी आवृत्ति पर चलने वाली 64-बिट बस के लिए कहा जाता है। यह सभी संकेतों के एक ही लाइन पर होने और इस तरह कई लाइनों के तुल्यकालन समय से बचने के द्वारा प्राप्त किया जाता है। डीडीआर एसडीआरएएम की तरह, एसएलडीआरएएम एक डबल-पंप वाली बस का उपयोग करता है, जिससे इसे 400 की प्रभावी गति मिलती है,^[31] 600,^[32] या 800 मीट्रिक टन/सेकंड। (1 मीट्रिक टन/सेकंड = 1000^2 स्थानान्तरण प्रति सेकंड)

SLDRAM ने डिफरेंशियल कमांड क्लॉक (CCLK/CCLK#) के लगातार 4 किनारों पर 40-बिट कमांड पैकेट भेजने के लिए 11-बिट कमांड बस (10 कमांड बिट्स CA9:0 प्लस वन स्टार्ट-ऑफ-कमांड FLAG लाइन) का इस्तेमाल किया। एसडीआरएएम के विपरीत, प्रति-चिप चयन संकेत नहीं थे; प्रत्येक चिप को रीसेट करते समय एक आईडी असाइन की गई थी, और कमांड में उस चिप की आईडी शामिल थी जिसे इसे प्रोसेस करना चाहिए। दो अलग-अलग डेटा क्लॉक (DCLK0/DCLK0# और DCLK1/DCLK1#) में से एक का उपयोग करके डेटा को 18-बिट (प्रति चिप) डेटा बस में 4- या 8-वर्ड बर्स्ट में स्थानांतरित किया गया था। मानक एसडीआरएएम के विपरीत, घड़ी को डेटा स्रोत (रीड ऑपरेशन के मामले में एसएलडीआरएएम चिप) द्वारा उत्पन्न किया गया था और डेटा के समान दिशा में प्रेषित किया गया था, जिससे डेटा तिरछा कम हो गया। DCLK के स्रोत में परिवर्तन होने पर विराम की आवश्यकता से बचने के लिए, प्रत्येक आदेश निर्दिष्ट करता है कि वह किस DCLK जोड़ी का उपयोग करेगा।^[33] बुनियादी पढ़ने/लिखने के आदेश में शामिल है (पहले शब्द के सीए 9 से प्रारंभ):

SLDRAM Read, write or row op request packet
FLAG	CA9	CA8	CA7	CA6	CA5	CA4	CA1	CA0
1	ID8	Device ID					ID0	CMD5
0	Command code				CMD0	Bank	Row
0	Row (continued)							0
0	0	0	0	Column

डिवाइस आईडी के 9 बिट
कमांड के 6 बिट्स
बैंक पते के 3 बिट
पंक्ति पते के 10 या 11 बिट
पंक्ति या स्तंभ विस्तार के लिए 5 या 4 बिट अतिरिक्त
कॉलम एड्रेस के 7 बिट

व्यक्तिगत उपकरणों में 8-बिट आईडी थी। कमांड में भेजी गई आईडी की 9वीं बिट का उपयोग कई उपकरणों को संबोधित करने के लिए किया गया था। किसी भी संरेखित शक्ति-2 आकार के समूह को संबोधित किया जा सकता है। यदि प्रेषित एमएसबिट सेट किया गया था, तो प्रेषित पते के कम से कम महत्वपूर्ण 0 बिट तक और कम से कम महत्वपूर्ण बिट्स को अनदेखा कर दिया गया था, क्या यह मुझे संबोधित है? उद्देश्यों। (यदि ID8 बिट को वास्तव में ID0 से कम महत्वपूर्ण माना जाता है, तो यूनिकास्ट पता मिलान इस पैटर्न का एक विशेष मामला बन जाता है।)

पढ़ने/लिखने के आदेश में msbit स्पष्ट था:

सीएमडी5=0
CMD4=1 निर्दिष्ट पंक्ति को खोलने (सक्रिय करने) के लिए; CMD4=0 वर्तमान में खुली पंक्ति का उपयोग करने के लिए
CMD3=1 8-शब्द के बर्स्ट को स्थानांतरित करने के लिए; CMD3=0 4-शब्द के विस्फोट के लिए
CMD2=1 लिखने के लिए, CMD2=0 पढ़ने के लिए
CMD1=1 इस पहुंच के बाद पंक्ति को बंद करने के लिए; CMD1=0 इसे खुला छोड़ने के लिए
CMD0 उपयोग करने के लिए DCLK जोड़ी का चयन करता है (DCLK1 या DCLK0)

विनिर्देश से एक उल्लेखनीय चूक प्रति-बाइट लेखन सक्षम थी; इसे CPU कैश और ECC मेमोरी वाले सिस्टम के लिए डिज़ाइन किया गया था, जो हमेशा कैश लाइन के गुणकों में लिखते हैं।

अतिरिक्त आदेश (सीएमडी 5 सेट के साथ) डेटा ट्रांसफर के बिना पंक्तियों को खोला और बंद किया, रीफ्रेश ऑपरेशंस किए, कॉन्फ़िगरेशन रजिस्टरों को पढ़ा या लिखा, और अन्य रखरखाव संचालन किए। इन आदेशों में से अधिकांश ने एक अतिरिक्त 4-बिट उप-आईडी (5 बिट्स के रूप में भेजा गया, प्राथमिक आईडी के समान बहु-गंतव्य एन्कोडिंग का उपयोग करके) का समर्थन किया, जिसका उपयोग उन उपकरणों को अलग करने के लिए किया जा सकता है जिन्हें एक ही प्राथमिक आईडी सौंपी गई थी क्योंकि वे जुड़े हुए थे समानांतर और हमेशा एक ही समय में पढ़ा/लिखा जाता है।

विभिन्न उपकरण समय मापदंडों को नियंत्रित करने के लिए कई 8-बिट नियंत्रण रजिस्टर और 32-बिट स्थिति रजिस्टर थे।

वर्चुअल चैनल मेमोरी (वीसीएम) एसडीआरएएम

वीसीएम एसडीआरएएम का एक मालिकाना प्रकार था जिसे एनईसी द्वारा डिजाइन किया गया था, लेकिन बिना लाइसेंस शुल्क के खुले मानक के रूप में जारी किया गया था। यह मानक एसडीआरएएम के साथ पिन-संगत है, लेकिन कमांड अलग हैं। प्रौद्योगिकी आरडीआरएएम की एक संभावित प्रतियोगी थी क्योंकि वीसीएम लगभग उतना महंगा नहीं था जितना कि आरडीआरएएम था। एक वर्चुअल चैनल मेमोरी (वीसीएम) मॉड्यूल यांत्रिक और विद्युत रूप से मानक एसडीआरएएम के साथ संगत है, इसलिए दोनों के लिए समर्थन केवल स्मृति नियंत्रक की क्षमताओं पर निर्भर करता है। 1990 के दशक के अंत में, कई पीसी नॉर्थब्रिज (कंप्यूटिंग) चिपसेट (जैसे वीआईए चिपसेट की लोकप्रिय सूची # स्लॉट ए और सॉकेट ए) में वीसीएसडीआरएएम समर्थन शामिल था।

VCM 16 चैनल बफ़र्स का एक SRAM कैश सम्मिलित करता है, प्रत्येक 1/4 पंक्ति खंड आकार में, डीरैम बैंकों की भावना प्रवर्धक पंक्तियों और डेटा I / O पिन के बीच। VCSDRAM के लिए अद्वितीय आदेशों को प्रीफ़ेच और पुनर्स्थापित करें, डीरैम की अर्थ प्रवर्धक पंक्ति और चैनल बफ़र्स के बीच डेटा कॉपी करें, जबकि SDRAM के पढ़ने और लिखने के आदेशों के समतुल्य एक्सेस करने के लिए एक चैनल संख्या निर्दिष्ट करें। इस प्रकार डीआरएएम सरणी की वर्तमान सक्रिय स्थिति से स्वतंत्र रूप से पढ़ा और लिखा जा सकता है, एक समय में पहुंच के लिए चार पूर्ण डीआरएएम पंक्तियों के बराबर खुले होने के साथ। यह मानक दो-बैंक एसडीआरएएम में संभव दो खुली पंक्तियों में सुधार है। (वास्तव में एक 17वां डमी चैनल है जिसका उपयोग कुछ कार्यों के लिए किया जाता है।)

वीसीएसडीआरएएम से पढ़ने के लिए, सक्रिय कमांड के बाद, सेंस एम्पलीफायर सरणी से चैनल एसडीआरएएम में डेटा कॉपी करने के लिए एक प्रीफैच कमांड की आवश्यकता होती है। यह कमांड एक बैंक, दो बिट कॉलम एड्रेस (पंक्ति के सेगमेंट का चयन करने के लिए), और चैनल नंबर के चार बिट्स को निर्दिष्ट करता है। एक बार ऐसा करने के बाद, डीरैम सरणी को प्रीचार्ज किया जा सकता है, जबकि चैनल बफर को पढ़ने के आदेश जारी रहते हैं। लिखने के लिए, पहले डेटा को एक चैनल बफ़र में लिखा जाता है (आमतौर पर पूर्व में प्रीफ़ेच कमांड का उपयोग करके आरंभ किया जाता है), फिर एक रीस्टोर कमांड, प्रीफ़ेच कमांड के समान पैरामीटर के साथ, चैनल से डेटा के एक सेगमेंट को अर्थ प्रवर्धक सरणी में कॉपी करता है।

एक सामान्य एसडीआरएएम लेखन के विपरीत, जिसे एक सक्रिय (खुली) पंक्ति में किया जाना चाहिए, जब पुनर्स्थापना आदेश जारी किया जाता है तो वीसीएसडीआरएएम बैंक को प्रीचार्ज (बंद) होना चाहिए। रिस्टोर कमांड निर्दिष्ट करने के तुरंत बाद एक सक्रिय कमांड डीआरएएम पंक्ति को डीआरएएम सरणी में लिखने को पूरा करता है। इसके अलावा, एक 17वां डमी चैनल है जो वर्तमान में खुली पंक्ति को लिखने की अनुमति देता है। इसे पढ़ा नहीं जा सकता है, लेकिन अर्थ प्रवर्धक सरणी में प्रीफ़ेच किया जा सकता है, लिखा जा सकता है और पुनर्स्थापित किया जा सकता है।^[34]^[35] हालांकि आम तौर पर एक खंड को उसी स्मृति पते पर पुनर्स्थापित किया जाता है, जिससे इसे प्रीफ़ेच किया गया था, चैनल बफ़र्स का उपयोग बड़े, संरेखित मेमोरी ब्लॉकों की बहुत कुशल प्रतिलिपि बनाने या समाशोधन के लिए भी किया जा सकता है। (क्वार्टर-पंक्ति खंडों का उपयोग इस तथ्य से संचालित होता है कि डीरैम कोशिकाएं SRAM कोशिकाओं की तुलना में संकरी होती हैं। SRAM बिट्स को चार डीरैम बिट्स के रूप में डिज़ाइन किया गया है, और वे चार डीरैम बिट्स में से एक से आसानी से जुड़े हुए हैं।) अतिरिक्त आदेश खंडों की एक जोड़ी को चैनलों की एक जोड़ी के लिए प्रीफ़ेच करते हैं, और एक वैकल्पिक कमांड रैंडम रीड्स के ओवरहेड को कम करने के लिए प्रीफ़ेच, रीड और प्रीचार्ज को जोड़ती है।

उपरोक्त जेईडीईसी-मानकीकृत आदेश हैं। पहले के चिप्स डमी चैनल या पेयर प्रीफेच का समर्थन नहीं करते थे, और प्रीचार्ज के लिए एक अलग एन्कोडिंग का उपयोग करते थे।

एक 13-बिट एड्रेस बस, जैसा कि यहां दिखाया गया है, 128 एमबिट तक के डिवाइस के लिए उपयुक्त है^[6]. इसके दो बैंक हैं, प्रत्येक में 8,192 पंक्तियाँ और 8,192 कॉलम हैं। इस प्रकार, पंक्ति पते 13 बिट्स हैं, सेगमेंट पते दो बिट्स हैं, और आठ कॉलम एड्रेस बिट्स को सेगमेंट में 2,048 बिट्स (256 बाइट्स) से एक बाइट चुनने की आवश्यकता है।

{{Anchor|SGRAM}तुल्यकालिक ग्राफिक्स रैम (SGRAM)

तुल्यकालिक ग्राफिक्स रैम (एसजीआरएएम) ग्राफिक्स एडेप्टर के लिए एसडीआरएएम का एक विशेष रूप है। यह वीडियो कार्ड पर पाए जाने वाले बनावट स्मृति और फ्रेम बफर जैसे ग्राफिक्स से संबंधित कार्यों के लिए डिज़ाइन किया गया है। यह बिट मास्किंग (दूसरों को प्रभावित किए बिना निर्दिष्ट बिट प्लेन में लिखना) और ब्लॉक राइट (एक ही रंग के साथ मेमोरी के ब्लॉक को भरना) जैसे कार्यों को जोड़ता है। वीडियो रैम (डुअल-पोर्टेड डीरैम) और WRAM (मेमोरी) के विपरीत, SGRAM सिंगल-पोर्टेड है। हालाँकि, यह एक साथ दो मेमोरी पेज खोल सकता है, जो डुअल-पोर्टेड रैम का अनुकरण करता है। अन्य वीडियो रैम तकनीकों की डुअल-पोर्ट प्रकृति।

सबसे पहले ज्ञात SGRAM मेमोरी 8 हैं{{nbsp}एमबीटी^[6] 1994 तक के चिप्स: Hitachi HM5283206, नवंबर 1994 में पेश किया गया,^[36]और NEC μPD481850, दिसंबर 1994 में पेश किया गया।^[37]एसजीआरएएम का उपयोग करने वाला सबसे पहला ज्ञात व्यावसायिक उपकरण सोनी का प्लेस्टेशन (कंसोल) (पीएस) विडियो गेम कंसोल है, जो जापानी प्लेस्टेशन मॉडल से प्रारंभ होता है। एनईसी μPD481850 चिप का उपयोग करते हुए दिसंबर 1995 में एससीपीएच-5000 मॉडल जारी किया गया।^[38]^[39]

ग्राफिक्स डबल डेटा दर SDRAM (GDDR SDRAM)

ग्राफिक्स डबल डेटा दर एसडीआरएएम (सदराम विश्वासघात) एक प्रकार का विशेष डीडीआर एसडीआरएएम है जिसे ग्राफ़िक्स प्रोसेसिंग युनिट (जीपीयू) की मुख्य मेमोरी के रूप में उपयोग करने के लिए डिज़ाइन किया गया है। जीडीडीआर एसडीआरएएम डीडीआर एसडीआरएएम जैसे डीडीआर3 जैसे कमोडिटी प्रकारों से अलग है, हालांकि वे कुछ मुख्य तकनीकों को साझा करते हैं। उनकी प्राथमिक विशेषताएं डीरैम कोर और I/O इंटरफ़ेस दोनों के लिए उच्च क्लॉक फ़्रीक्वेंसी हैं, जो GPU के लिए अधिक मेमोरी बैंडविड्थ प्रदान करती हैं। 2018 तक, GDDR की लगातार छह पीढ़ियां हैं: GDDR2, GDDR3, GDDR4, GDDR5, और GDDR5X, GDDR6।

GDDR को प्रारंभ में DDR SGRAM के नाम से जाना जाता था। इसे व्यावसायिक रूप से 16 के रूप में पेश किया गया था{{nbsp}मेगाबिट्स^[6] 1998 में सैमसंग इलेक्ट्रॉनिक्स द्वारा मेमोरी चिप।^[8]

उच्च बैंडविड्थ मेमोरी (एचबीएम)

उच्च बैंडविड्थ मेमोरी (एचबीएम) त्रि-आयामी एकीकृत सर्किट के लिए एक उच्च-प्रदर्शन रैम इंटरफ़ेस है। सैमसंग इलेक्ट्रॉनिक्स, उन्नत माइक्रो डिवाइसेस और एसके हाइनिक्स से 3डी-स्टैक्ड एसडीआरएएम। इसे उच्च-प्रदर्शन ग्राफ़िक्स त्वरक और नेटवर्क उपकरणों के संयोजन के साथ उपयोग करने के लिए डिज़ाइन किया गया है।^[40] 2013 में SK Hynix द्वारा पहली HBM मेमोरी चिप का निर्माण किया गया था।^[41]

समयरेखा

एसडीआरएएम

<सेक्शन प्रारंभ = एसडीआरएएम टाइमलाइन />

Synchronous dynamic random-access memory (SDRAM)
Date of introduction	Chip name	Capacity (bits)^[6]	SDRAM type	Manufacturer(s)	Process	MOSFET	Area	Ref
1992	KM48SL2000	16 Mbit	SDR	Samsung	?	CMOS	?	^[4]^[3]
1996	MSM5718C50	18 Mbit	RDRAM	Oki	?	CMOS	325 mm²	^[42]
	N64 RDRAM	36 Mbit	RDRAM	NEC	?	CMOS	?	^[43]
	?	1024 Mbit	SDR	Mitsubishi	150 nm	CMOS	?	^[44]
1997	?	1024 Mbit	SDR	Hyundai	?	SOI	?	^[10]
1998	MD5764802	64 Mbit	RDRAM	Oki	?	CMOS	325 mm²	^[42]
March 1998	Direct RDRAM	72 Mbit	RDRAM	Rambus	?	CMOS	?	^[45]
June 1998	?	64 Mbit	DDR	Samsung	?	CMOS	?	^[8]^[7]^[9]
1998	?	64 Mbit	DDR	Hyundai	?	CMOS	?	^[10]
1998	?	128 Mbit	SDR	Samsung	?	CMOS	?	^[46]^[7]
1999	?	128 Mbit	DDR	Samsung	?	CMOS	?	^[7]
1999	?	1024 Mbit	DDR	Samsung	140 nm	CMOS	?	^[44]
2000	GS eDRAM	32 Mbit	eDRAM	Sony, Toshiba	180 nm	CMOS	279 mm²	^[47]
2001	?	288 Mbit	RDRAM	Hynix	?	CMOS	?	^[48]
2001	?	?	DDR2	Samsung	100 nm	CMOS	?	^[9]^[44]
2002	?	256 Mbit	SDR	Hynix	?	CMOS	?	^[48]
2003	EE+GS eDRAM	32 Mbit	eDRAM	Sony, Toshiba	90 nm	CMOS	86 mm²	^[47]
	?	72 Mbit	DDR3	Samsung	90 nm	CMOS	?	^[49]
		512 Mbit	DDR2	Hynix	?	CMOS	?	^[48]
		512 Mbit	DDR2	Elpida	110 nm	CMOS	?	^[50]
		1024 Mbit	DDR2	Hynix	?	CMOS	?	^[48]
2004	?	2048 Mbit	DDR2	Samsung	80 nm	CMOS	?	^[51]
2005	EE+GS eDRAM	32 Mbit	eDRAM	Sony, Toshiba	65 nm	CMOS	86 mm²	^[52]
	Xenos eDRAM	80 Mbit	eDRAM	NEC	90 nm	CMOS	?	^[53]
	?	512 Mbit	DDR3	Samsung	80 nm	CMOS	?	^[9]^[54]
2006	?	1024 Mbit	DDR2	Hynix	60 nm	CMOS	?	^[48]
2008	?	?	LPDDR2	Hynix	?	CMOS	?	^[48]
April 2008	?	8192 Mbit	DDR3	Samsung	50 nm	CMOS	?	^[55]
2008	?	16384 Mbit	DDR3	Samsung	50 nm	CMOS	?	^[55]
2009	?	?	DDR3	Hynix	44 nm	CMOS	?	^[48]
2009	?	2048 Mbit	DDR3	Hynix	40 nm	CMOS	?	^[48]
2011	?	16384 Mbit	DDR3	Hynix	40 nm	CMOS	?	^[41]
2011	?	2048 Mbit	DDR4	Hynix	30 nm	CMOS	?	^[41]
2013	?	?	LPDDR4	Samsung	20 nm	CMOS	?	^[41]
2014	?	8192 Mbit	LPDDR4	Samsung	20 nm	CMOS	?	^[56]
2015	?	12 Gbit	LPDDR4	Samsung	20 nm	CMOS	?	^[46]
2018	?	8192 Mbit	LPDDR5	Samsung	10 nm	FinFET	?	^[57]
2018	?	128 Gbit	DDR4	Samsung	10 nm	FinFET	?	^[58]

एसजीआरएएम और एचबीएम

Synchronous graphics random-access memory (SGRAM) and High Bandwidth Memory (HBM)
Date of introduction	Chip name	Capacity (bits)^[6]	SDRAM type	Manufacturer(s)	Process	MOSFET	Area	Ref
November 1994	HM5283206	8 Mbit	SGRAM (SDR)	Hitachi	350 nm	CMOS	58 mm²	^[36]^[59]
December 1994	μPD481850	8 Mbit	SGRAM (SDR)	NEC	?	CMOS	280 mm²	^[37]^[39]
1997	μPD4811650	16 Mbit	SGRAM (SDR)	NEC	350 nm	CMOS	280 mm²	^[60]^[61]
September 1998	?	16 Mbit	SGRAM (GDDR)	Samsung	?	CMOS	?	^[8]
1999	KM4132G112	32 Mbit	SGRAM (SDR)	Samsung	?	CMOS	?	^[62]
2002	?	128 Mbit	SGRAM (GDDR2)	Samsung	?	CMOS	?	^[63]
2003	?	256 Mbit	SGRAM (GDDR2)	Samsung	?	CMOS	?	^[63]
2003	?	256 Mbit	SGRAM (GDDR3)	Samsung	?	CMOS	?	^[63]
March 2005	K4D553238F	256 Mbit	SGRAM (GDDR)	Samsung	?	CMOS	77 mm²	^[64]
October 2005	?	256 Mbit	SGRAM (GDDR4)	Samsung	?	CMOS	?	^[65]
2005	?	512 Mbit	SGRAM (GDDR4)	Hynix	?	CMOS	?	^[48]
2007	?	1024 Mbit	SGRAM (GDDR5)	Hynix	60 nm
2009	?	2048 Mbit	SGRAM (GDDR5)	Hynix	40 nm
2010	K4W1G1646G	1024 Mbit	SGRAM (GDDR3)	Samsung	?	CMOS	100 mm²	^[66]
2012	?	4096 Mbit	SGRAM (GDDR3)	SK Hynix	?	CMOS	?	^[41]
2013	?	?	HBM	SK Hynix	?	CMOS	?	^[41]
March 2016	MT58K256M32JA	8 Gbit	SGRAM (GDDR5X)	Micron	20 nm	CMOS	140 mm²	^[67]
June 2016	?	32 Gbit	HBM2	Samsung	20 nm	CMOS	?	^[68]^[69]
2017	?	64 Gbit	HBM2	Samsung	20 nm	CMOS	?	^[68]
January 2018	K4ZAF325BM	16 Gbit	SGRAM (GDDR6)	Samsung	10 nm	FinFET	225 mm²	^[70]^[71]^[72]

<सेक्शन एंड = एसडीआरएएम टाइमलाइन />

यह भी देखें

GDDR (ग्राफिक्स DDR) और इसके उपप्रकार GDDR2, GDDR3, GDDR4, GDDR5 और GDDR6
डिवाइस बैंडविड्थ की सूची
सीरियल उपस्थिति का पता लगाने - एसडीआरएएम मॉड्यूल पर समय डेटा के साथ ईईपीरोम
SDRAM ट्यूटोरियल - तेल-अवीव विश्वविद्यालय के छात्रों द्वारा निर्मित फ्लैश वेबसाइट
हाई-परफॉर्मेंस DRAM सिस्टम डिज़ाइन की बाधाओं और विचार में SDRAM आर्किटेक्चर/शब्दावली और कमांड टाइमिंग निर्भरता की एक संक्षिप्त लेकिन गहन समीक्षा। , मैरीलैंड विश्वविद्यालय से एक मास्टर थीसिस।

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बाहरी संबंध

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 {{Short description|Type of computer memory}}
-{{redirect|PC100|the Japanese home computer|NEC PC-100}}
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-[[File:SDRAM_memory_module.jpg|thumb|एसडीआरएएम मेमोरी मॉड्यूल]]सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी (सिंक्रोनस [[गतिशील रैम]] या एसडीआरएएम) कोई भी डायनेमिक रैम है जहां इसके बाहरी पिन इंटरफेस के संचालन को बाहरी रूप से आपूर्ति किए गए क्लॉक सिग्नल द्वारा समन्वित किया जाता है।
+[[File:SDRAM_memory_module.jpg|thumb|एसडीआरएएम मेमोरी मॉड्यूल]]'''तुल्यकालिक गतिशील रैंडम-एक्सेस मेमोरी''' ('''तुल्यकालिक [[गतिशील रैम]]''' या '''एसडीआरएएम''') कोई भी गतिशील रैम है जहां इसके बाहरी पिन इंटरफेस के संचालन को बाहरी रूप से आपूर्ति किए गए क्लॉक सिग्नल द्वारा समन्वित किया जाता है।
-के दशक के प्रारंभ से 1990 के दशक के प्रारंभ तक निर्मित DRAM [[ एकीकृत परिपथ ]] (ICs) ने एक ''एसिंक्रोनस'' इंटरफ़ेस का उपयोग किया, जिसमें इनपुट नियंत्रण संकेतों का आंतरिक कार्यों पर सीधा प्रभाव पड़ता है, केवल इसके अर्धचालक मार्गों में यात्रा में देरी होती है। एसडीआरएएम में एक ''सिंक्रोनस'' इंटरफेस है, जिससे इसके क्लॉक इनपुट के बढ़ते किनारे के बाद नियंत्रण इनपुट पर बदलाव को पहचाना जाता है। जेईडीईसी द्वारा मानकीकृत एसडीआरएएम परिवारों में, [[घड़ी संकेत]] एक आंतरिक परिमित-राज्य मशीन के कदम को नियंत्रित करता है जो आने वाले आदेशों का जवाब देता है। इन आदेशों को प्रदर्शन में सुधार के लिए पाइपलाइन किया जा सकता है, नए आदेश प्राप्त होने पर पहले शुरू किए गए कार्यों को पूरा करने के साथ। मेमोरी को कई समान आकार के लेकिन स्वतंत्र खंडों में विभाजित किया गया है, जिन्हें '[[मेमोरी बैंक]]' कहा जाता है, जिससे डिवाइस को प्रत्येक बैंक में मेमोरी एक्सेस कमांड पर एक साथ काम करने और [[इंटरलीव्ड मेमोरी]] फैशन में एक्सेस को गति देने की अनुमति मिलती है। यह एसडीआरएएम को अतुल्यकालिक डीआरएएम की तुलना में अधिक संगामिति और उच्च डेटा अंतरण दर प्राप्त करने की अनुमति देता है।
+के दशक के प्रारंभ से 1990 के दशक के प्रारंभ तक निर्मित डीरैम [[ एकीकृत परिपथ ]] (ICs) ने एक ''अतुल्यकालिक'' इंटरफ़ेस का उपयोग किया, जिसमें इनपुट नियंत्रण संकेतों का आंतरिक कार्यों पर सीधा प्रभाव पड़ता है, केवल इसके अर्धचालक मार्गों में यात्रा में देरी होती है। एसडीआरएएम में एक ''तुल्यकालिक'' इंटरफेस है, जिससे इसके क्लॉक इनपुट के बढ़ते किनारे के बाद नियंत्रण इनपुट पर बदलाव को पहचाना जाता है। जेईडीईसी द्वारा मानकीकृत एसडीआरएएम परिवारों में, [[घड़ी संकेत]] एक आंतरिक परिमित-अवस्था यंत्र के कदम को नियंत्रित करता है जो आने वाले आदेशों का उत्तर देता है। नए आदेश प्राप्त होने पर पहले प्रारंभ किए गए कार्यों को पूरा करने के साथ प्रदर्शन को बेहतर बनाने के लिए इन आदेशों को पाइपलाइन किया जा सकता है। मेमोरी को कई समान आकार के लेकिन स्वतंत्र खंडों में विभाजित किया गया है, जिन्हें '[[मेमोरी बैंक]]' कहा जाता है, जिससे डिवाइस को प्रत्येक बैंक में मेमोरी एक्सेस कमांड पर एक साथ काम करने और [[इंटरलीव्ड मेमोरी]] फैशन में एक्सेस को गति देने की अनुमति मिलती है। यह एसडीआरएएम को अतुल्यकालिक डीआरएएम की तुलना में अधिक संगामिति और उच्च डेटा अंतरण दर प्राप्त करने की अनुमति देता है।
-[[पाइपलाइन (कंप्यूटिंग)]] का मतलब है कि चिप पिछले कमांड को प्रोसेस करने से पहले एक नया कमांड स्वीकार कर सकती है। एक पाइपलाइज्ड राइट के लिए, मेमोरी एरे में डेटा लिखे जाने की प्रतीक्षा किए बिना राइट कमांड को तुरंत दूसरे कमांड द्वारा फॉलो किया जा सकता है। पाइपलाइन रीड के लिए, अनुरोधित डेटा रीड कमांड के बाद एक निश्चित संख्या में घड़ी चक्र (विलंबता) दिखाई देता है, जिसके दौरान अतिरिक्त आदेश भेजे जा सकते हैं।
+[[पाइपलाइन (कंप्यूटिंग)]] का अर्थ है कि चिप पिछले कमांड को प्रोसेस करने से पहले एक नया कमांड स्वीकार कर सकती है। एक पाइपलाइज्ड राइट के लिए, मेमोरी एरे में डेटा लिखे जाने की प्रतीक्षा किए बिना राइट कमांड को तुरंत दूसरे कमांड द्वारा फॉलो किया जा सकता है। पाइपलाइन रीड के लिए, अनुरोधित डेटा रीड कमांड के बाद एक निश्चित संख्या में घड़ी चक्र (विलंबता) दिखाई देता है, जिसके समय अतिरिक्त आदेश भेजे जा सकते हैं।
 == इतिहास ==
-[[Image:SDR SDRAM-1.jpg|thumb|PC100 [[DIMM]] पैकेज पर आठ Hyundai इलेक्ट्रॉनिक्स SDRAM ICs]]शुरुआती DRAMs को अक्सर CPU क्लॉक (क्लॉक्ड) के साथ सिंक्रोनाइज़ किया जाता था और शुरुआती माइक्रोप्रोसेसरों के साथ इस्तेमाल किया जाता था। 1970 के दशक के मध्य में, DRAM एसिंक्रोनस डिज़ाइन में चले गए, लेकिन 1990 के दशक में सिंक्रोनस ऑपरेशन में वापस आ गए।<ref>{{cite book | author=P. Darche | title=Microprocessor: Prolegomenes - Calculation and Storage Functions - Calculation Models and Computer | year=2020 | page=59 | isbn=9781786305633 | url=https://books.google.com/books?id=rLC9zQEACAAJ}}</ref><ref>{{cite book |author1=B. Jacob |author2=S. W. Ng |author3=D. T. Wang | title=Memory Systems: Cache, DRAM, Disk | year=2008 | publisher=Morgan Kaufmann | page=324 | isbn=9780080553849 | url=https://books.google.com/books?id=SrP3aWed-esC}}</ref>
+[[Image:SDR SDRAM-1.jpg|thumb|PC100 [[DIMM]] पैकेज पर आठ Hyundai इलेक्ट्रॉनिक्स SDRAM ICs]]प्रारंभिक DRAMs को अक्सर CPU क्लॉक (क्लॉक्ड) के साथ सिंक्रोनाइज़ किया जाता था और प्रारंभिक माइक्रोप्रोसेसरों के साथ इस्तेमाल किया जाता था। 1970 के दशक के मध्य में, डीरैम एतुल्यकालिक डिज़ाइन में चले गए, लेकिन 1990 के दशक में तुल्यकालिक ऑपरेशन में वापस आ गए।<ref>{{cite book | author=P. Darche | title=Microprocessor: Prolegomenes - Calculation and Storage Functions - Calculation Models and Computer | year=2020 | page=59 | isbn=9781786305633 | url=https://books.google.com/books?id=rLC9zQEACAAJ}}</ref><ref>{{cite book |author1=B. Jacob |author2=S. W. Ng |author3=D. T. Wang | title=Memory Systems: Cache, DRAM, Disk | year=2008 | publisher=Morgan Kaufmann | page=324 | isbn=9780080553849 | url=https://books.google.com/books?id=SrP3aWed-esC}}</ref>
 पहला वाणिज्यिक SDRAM [[ SAMSUNG ]] KM48SL2000 [[मेमोरी चिप]] था, जिसकी क्षमता 16{{nbsp}एमबीटी।<ref name="electronic-design">{{cite journal|date=1993|title=इलेक्ट्रॉनिक डिजाइन|url=https://books.google.com/books?id=QmpJAQAAIAAJ|journal=[[इलेक्ट्रॉनिक डिजाइन]]|publisher=Hayden Publishing Company|volume=41|issue=15–21|quote=The first commercial synchronous DRAM, the Samsung 16-Mbit KM48SL2000, employs a single-bank architecture that lets system designers easily transition from asynchronous to synchronous systems.}}</ref> यह 1992 में एक [[सीएमओएस]] (पूरक धातु-ऑक्साइड-सेमीकंडक्टर) [[निर्माण प्रक्रिया]] का उपयोग करके [[सैमसंग इलेक्ट्रॉनिक्स]] द्वारा निर्मित किया गया था।<ref name="KM48SL2000"/>और बड़े पैमाने पर 1993 में उत्पादित।<ref name="electronic-design"/>2000 तक, एसडीआरएएम ने अपने बेहतर प्रदर्शन के कारण लगभग सभी प्रकार के डीआरएएम को आधुनिक [[कंप्यूटर]]ों में बदल दिया था।
-एसडीआरएएम विलंबता एसिंक्रोनस डीआरएएम की तुलना में स्वाभाविक रूप से कम (तेज पहुंच समय) नहीं है। वास्तव में, प्रारंभिक एसडीआरएएम अतिरिक्त तर्क के कारण समकालीन फट ईडीओ डीआरएएम की तुलना में कुछ धीमा था। एसडीआरएएम की आंतरिक बफ़रिंग का लाभ मेमोरी के कई बैंकों में संचालन को इंटरलीव करने की क्षमता से आता है, जिससे प्रभावी [[बैंडविड्थ (कंप्यूटिंग)]] में वृद्धि होती है।
+एसडीआरएएम विलंबता एतुल्यकालिक डीआरएएम की तुलना में स्वाभाविक रूप से कम (तेज पहुंच समय) नहीं है। वास्तव में, प्रारंभिक एसडीआरएएम अतिरिक्त तर्क के कारण समकालीन फट ईडीओ डीआरएएम की तुलना में कुछ धीमा था। एसडीआरएएम की आंतरिक बफ़रिंग का लाभ मेमोरी के कई बैंकों में संचालन को इंटरलीव करने की क्षमता से आता है, जिससे प्रभावी [[बैंडविड्थ (कंप्यूटिंग)]] में वृद्धि होती है।
 आज, वस्तुतः सभी S[[DRAM]] का निर्माण JEDEC द्वारा स्थापित मानकों के अनुपालन में किया जाता है, जो एक इलेक्ट्रॉनिक्स उद्योग संघ है जो इलेक्ट्रॉनिक घटकों की अंतर-क्षमता को सुविधाजनक बनाने के लिए [[खुले मानक]]ों को अपनाता है। JEDEC ने औपचारिक रूप से 1993 में अपना पहला SDRAM मानक अपनाया और बाद में DDR SDRAM, [[DDR2 SDRAM]] और [[DDR3 SDRAM]] सहित अन्य SDRAM मानकों को अपनाया।
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 == समय ==
-DRAM के प्रदर्शन की कई सीमाएँ हैं। सबसे अधिक ध्यान दिया जाने वाला रीड साइकल टाइम है, लगातार रीड ऑपरेशंस के बीच का समय एक खुली पंक्ति के लिए। 100 मेगाहर्ट्ज एसडीआरएएम के लिए यह समय 10एनएस से कम हो गया (1 मेगाहर्ट्ज = <math>10^{6}</math>Hz) से 5 ns DDR-400 के लिए, लेकिन DDR2-800 और DDR3-1600 पीढ़ियों के माध्यम से अपेक्षाकृत अपरिवर्तित रहा है। हालाँकि, इंटरफ़ेस सर्किट्री को मौलिक पढ़ने की दर के उच्च गुणकों पर संचालित करके, प्राप्त करने योग्य बैंडविड्थ में तेजी से वृद्धि हुई है।
+डीरैम के प्रदर्शन की कई सीमाएँ हैं। सबसे अधिक ध्यान दिया जाने वाला रीड साइकल टाइम है, लगातार रीड ऑपरेशंस के बीच का समय एक खुली पंक्ति के लिए। 100 मेगाहर्ट्ज एसडीआरएएम के लिए यह समय 10एनएस से कम हो गया (1 मेगाहर्ट्ज = <math>10^{6}</math>Hz) से 5 ns DDR-400 के लिए, लेकिन DDR2-800 और DDR3-1600 पीढ़ियों के माध्यम से अपेक्षाकृत अपरिवर्तित रहा है। हालाँकि, इंटरफ़ेस सर्किट्री को मौलिक पढ़ने की दर के उच्च गुणकों पर संचालित करके, प्राप्त करने योग्य बैंडविड्थ में तेजी से वृद्धि हुई है।
 एक अन्य सीमा सीएएस विलंबता है, एक कॉलम पते की आपूर्ति और संबंधित डेटा प्राप्त करने के बीच का समय। फिर से, यह डीडीआर एसडीआरएएम की पिछली कुछ पीढ़ियों के माध्यम से 10-15 एनएस पर अपेक्षाकृत स्थिर रहा है।
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 == नियंत्रण संकेत ==
 सभी आदेश घड़ी संकेत के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। घड़ी के अलावा, छह नियंत्रण संकेत हैं, ज्यादातर [[तर्क स्तर]], जो घड़ी के बढ़ते किनारे पर नमूना होते हैं:
-* सीकेई घड़ी सक्षम। जब यह सिग्नल कम होता है, तो चिप ऐसा व्यवहार करती है मानो घड़ी रुक गई हो। किसी भी कमांड की व्याख्या नहीं की जाती है और कमांड लेटेंसी का समय समाप्त नहीं होता है। अन्य नियंत्रण रेखाओं की स्थिति प्रासंगिक नहीं है। इस संकेत का प्रभाव वास्तव में एक घड़ी चक्र द्वारा विलंबित होता है। यही है, वर्तमान घड़ी चक्र हमेशा की तरह आगे बढ़ता है, लेकिन सीकेई इनपुट को दोबारा परीक्षण करने के अलावा, निम्नलिखित घड़ी चक्र को अनदेखा कर दिया जाता है। जहां सीकेई का उच्च नमूना लिया जाता है, उसके बाद घड़ी के बढ़ते किनारे पर सामान्य परिचालन फिर से शुरू हो जाता है। एक और तरीका रखो, अन्य सभी चिप संचालन एक नकाबपोश घड़ी के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। नकाबपोश घड़ी इनपुट घड़ी का तार्किक और इनपुट घड़ी के पिछले बढ़ते किनारे के दौरान CKE सिग्नल की स्थिति है।
+* सीकेई घड़ी सक्षम। जब यह सिग्नल कम होता है, तो चिप ऐसा व्यवहार करती है मानो घड़ी रुक गई हो। किसी भी कमांड की व्याख्या नहीं की जाती है और कमांड लेटेंसी का समय समाप्त नहीं होता है। अन्य नियंत्रण रेखाओं की स्थिति प्रासंगिक नहीं है। इस संकेत का प्रभाव वास्तव में एक घड़ी चक्र द्वारा विलंबित होता है। यही है, वर्तमान घड़ी चक्र हमेशा की तरह आगे बढ़ता है, लेकिन सीकेई इनपुट को दोबारा परीक्षण करने के अलावा, निम्नलिखित घड़ी चक्र को अनदेखा कर दिया जाता है। जहां सीकेई का उच्च नमूना लिया जाता है, उसके बाद घड़ी के बढ़ते किनारे पर सामान्य परिचालन फिर से प्रारंभ हो जाता है। एक और तरीका रखो, अन्य सभी चिप संचालन एक नकाबपोश घड़ी के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। नकाबपोश घड़ी इनपुट घड़ी का तार्किक और इनपुट घड़ी के पिछले बढ़ते किनारे के समय CKE सिग्नल की स्थिति है।
 *{{overline|CS}} चिप का चयन करें। जब यह संकेत उच्च होता है, तो चिप अन्य सभी इनपुटों (CKE को छोड़कर) को अनदेखा कर देती है, और ऐसा कार्य करती है जैसे कि NOP कमांड प्राप्त होता है।
-* डीक्यूएम डेटा मास्क। (अक्षर ''Q'' दिखाई देता है, क्योंकि डिजिटल लॉजिक सम्मेलनों के बाद, डेटा लाइनों को DQ लाइनों के रूप में जाना जाता है।) उच्च होने पर, ये सिग्नल डेटा I/O को दबा देते हैं। डेटा लिखने के साथ, डेटा वास्तव में DRAM को नहीं लिखा जाता है। जब पढ़ने के चक्र से पहले उच्च दो चक्रों पर जोर दिया जाता है, तो पढ़ा गया डेटा चिप से आउटपुट नहीं होता है। x16 मेमोरी चिप या DIMM पर प्रति 8 बिट्स में एक DQM लाइन होती है।
+* डीक्यूएम डेटा मास्क। (अक्षर ''Q'' दिखाई देता है, क्योंकि डिजिटल लॉजिक सम्मेलनों के बाद, डेटा लाइनों को DQ लाइनों के रूप में जाना जाता है।) उच्च होने पर, ये सिग्नल डेटा I/O को दबा देते हैं। डेटा लिखने के साथ, डेटा वास्तव में डीरैम को नहीं लिखा जाता है। जब पढ़ने के चक्र से पहले उच्च दो चक्रों पर जोर दिया जाता है, तो पढ़ा गया डेटा चिप से आउटपुट नहीं होता है। x16 मेमोरी चिप या DIMM पर प्रति 8 बिट्स में एक DQM लाइन होती है।
 === कमांड सिग्नल ===
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 * अतिरिक्त विस्तारित मोड रजिस्टर (बैंक एड्रेस बिट्स द्वारा चयनित)
 * DDR2 बर्स्ट टर्मिनेट कमांड को हटाता है; DDR3 इसे ZQ अंशांकन के रूप में पुन: असाइन करता है
-* DDR3 और DDR4 रीड एंड राइट कमांड के दौरान A12 का उपयोग फट चॉप, हाफ-लेंथ डेटा ट्रांसफर को इंगित करने के लिए करते हैं
+* DDR3 और DDR4 रीड एंड राइट कमांड के समय A12 का उपयोग फट चॉप, हाफ-लेंथ डेटा ट्रांसफर को इंगित करने के लिए करते हैं
-* DDR4#एक्टिवेट कमांड की कमांड एनकोडिंग। एक नया संकेत {{overline|ACT}} इसे नियंत्रित करता है, जिसके दौरान अन्य नियंत्रण रेखाएँ पंक्ति पता बिट्स 16, 15 और 14 के रूप में उपयोग की जाती हैं। जब {{overline|ACT}} उच्च है, अन्य आदेश उपरोक्त के समान हैं।
+* DDR4#एक्टिवेट कमांड की कमांड एनकोडिंग। एक नया संकेत {{overline|ACT}} इसे नियंत्रित करता है, जिसके समय अन्य नियंत्रण रेखाएँ पंक्ति पता बिट्स 16, 15 और 14 के रूप में उपयोग की जाती हैं। जब {{overline|ACT}} उच्च है, अन्य आदेश उपरोक्त के समान हैं।
 == निर्माण और संचालन ==
 [[File:SDRAM_memory_module,_zoomed.jpg|thumb|एसडीआरएएम मेमोरी मॉड्यूल, ज़ूम किया गया]]उदाहरण के लिए, एक '512 एमबी' एसडीआरएएम डीआईएमएम (जिसमें 512 एमबी शामिल है), आठ या नौ एसडीआरएएम चिप्स से बना हो सकता है, प्रत्येक में 512 एमबी स्टोरेज होता है, और प्रत्येक डीआईएमएम की 64- या 72-बिट चौड़ाई में 8 बिट्स का योगदान देता है। . एक विशिष्ट 512 एमबिट एसडीआरएएम चिप में आंतरिक रूप से चार स्वतंत्र 16 एमबी मेमोरी बैंक होते हैं। प्रत्येक बैंक 16,384 बिट्स की 8,192 पंक्तियों की एक सरणी है। (2048 8-बिट कॉलम)। एक बैंक या तो निष्क्रिय है, सक्रिय है, या एक से दूसरे में बदल रहा है।{{binpre}}
-सक्रिय आदेश निष्क्रिय बैंक को सक्रिय करता है। यह एक दो-बिट बैंक पता (BA0-BA1) और एक 13-बिट पंक्ति पता (A0-A12) प्रस्तुत करता है, और उस पंक्ति को सभी 16,384 कॉलम सेंस एम्पलीफायरों के बैंक की सरणी में पढ़ने का कारण बनता है। इसे ओपनिंग रो के नाम से भी जाना जाता है। इस ऑपरेशन का उस पंक्ति के डायनेमिक (कैपेसिटिव) मेमोरी स्टोरेज सेल्स को रीफ्रेश करने वाली मेमोरी का साइड इफेक्ट है।
+सक्रिय आदेश निष्क्रिय बैंक को सक्रिय करता है। यह एक दो-बिट बैंक पता (BA0-BA1) और एक 13-बिट पंक्ति पता (A0-A12) प्रस्तुत करता है, और उस पंक्ति को सभी 16,384 कॉलम सेंस एम्पलीफायरों के बैंक की सरणी में पढ़ने का कारण बनता है। इसे ओपनिंग रो के नाम से भी जाना जाता है। इस ऑपरेशन का उस पंक्ति के गतिशील (कैपेसिटिव) मेमोरी स्टोरेज सेल्स को रीफ्रेश करने वाली मेमोरी का साइड इफेक्ट है।
-एक बार जब पंक्ति सक्रिय हो जाती है या खोली जाती है, तो उस पंक्ति के लिए पढ़ने और लिखने के आदेश संभव होते हैं। सक्रियण के लिए न्यूनतम समय की आवश्यकता होती है, जिसे पंक्ति-से-स्तंभ विलंब या टी कहा जाता है<sub>RCD</sub> पढ़ने या लिखने से पहले हो सकता है। इस बार, घड़ी की अवधि के अगले बहु तक गोल, एक सक्रिय कमांड और पढ़ने या लिखने के आदेश के बीच प्रतीक्षा चक्रों की न्यूनतम संख्या निर्दिष्ट करता है। इन प्रतीक्षा चक्रों के दौरान, अन्य बैंकों को अतिरिक्त आदेश भेजे जा सकते हैं; क्योंकि प्रत्येक बैंक पूरी तरह से स्वतंत्र रूप से कार्य करता है।
+एक बार जब पंक्ति सक्रिय हो जाती है या खोली जाती है, तो उस पंक्ति के लिए पढ़ने और लिखने के आदेश संभव होते हैं। सक्रियण के लिए न्यूनतम समय की आवश्यकता होती है, जिसे पंक्ति-से-स्तंभ विलंब या टी कहा जाता है<sub>RCD</sub> पढ़ने या लिखने से पहले हो सकता है। इस बार, घड़ी की अवधि के अगले बहु तक गोल, एक सक्रिय कमांड और पढ़ने या लिखने के आदेश के बीच प्रतीक्षा चक्रों की न्यूनतम संख्या निर्दिष्ट करता है। इन प्रतीक्षा चक्रों के समय, अन्य बैंकों को अतिरिक्त आदेश भेजे जा सकते हैं; क्योंकि प्रत्येक बैंक पूरी तरह से स्वतंत्र रूप से कार्य करता है।
 दोनों पढ़ने और लिखने के आदेशों को कॉलम पते की आवश्यकता होती है। क्योंकि प्रत्येक चिप एक समय में आठ बिट्स डेटा तक पहुंचती है, इसलिए 2,048 संभावित स्तंभ पते हैं, इस प्रकार केवल 11 पता पंक्तियों (A0-A9, A11) की आवश्यकता होती है।
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 जब एक रीड कमांड जारी किया जाता है, तो कॉन्फ़िगर किए गए CAS विलंबता के आधार पर, SDRAM कुछ घड़ी चक्रों के बाद घड़ी के बढ़ते किनारे के लिए DQ लाइनों पर संबंधित आउटपुट डेटा का उत्पादन करेगा। फट के बाद के शब्दों को बाद के बढ़ते घड़ी किनारों के लिए समय पर उत्पादित किया जाएगा।
-एक राइट कमांड उसी बढ़ते क्लॉक एज के दौरान DQ लाइनों पर लिखे जाने वाले डेटा के साथ होता है। यह सुनिश्चित करना मेमोरी कंट्रोलर का कर्तव्य है कि एसडीआरएएम उसी समय डीक्यू लाइनों पर रीड डेटा नहीं चला रहा है, जब उसे उन लाइनों पर राइट डेटा ड्राइव करने की आवश्यकता होती है। यह रीड बर्स्ट समाप्त होने तक प्रतीक्षा करके, रीड बर्स्ट को समाप्त करके या DQM नियंत्रण रेखा का उपयोग करके किया जा सकता है।
+एक राइट कमांड उसी बढ़ते क्लॉक एज के समय DQ लाइनों पर लिखे जाने वाले डेटा के साथ होता है। यह सुनिश्चित करना मेमोरी कंट्रोलर का कर्तव्य है कि एसडीआरएएम उसी समय डीक्यू लाइनों पर रीड डेटा नहीं चला रहा है, जब उसे उन लाइनों पर राइट डेटा ड्राइव करने की आवश्यकता होती है। यह रीड बर्स्ट समाप्त होने तक प्रतीक्षा करके, रीड बर्स्ट को समाप्त करके या DQM नियंत्रण रेखा का उपयोग करके किया जा सकता है।
 जब स्मृति नियंत्रक को एक अलग पंक्ति का उपयोग करने की आवश्यकता होती है, तो उसे पहले उस बैंक के संवेदक एम्पलीफायरों को एक निष्क्रिय अवस्था में लौटाना चाहिए, जो अगली पंक्ति को समझने के लिए तैयार हो। इसे प्रीचार्ज ऑपरेशन या पंक्ति को बंद करने के रूप में जाना जाता है। एक प्रीचार्ज को स्पष्ट रूप से आदेश दिया जा सकता है, या इसे पढ़ने या लिखने के संचालन के समापन पर स्वचालित रूप से निष्पादित किया जा सकता है। दोबारा, न्यूनतम समय है, पंक्ति प्रीचार्ज देरी, टी<sub>RP</sub>, जो उस पंक्ति के पूरी तरह से बंद होने से पहले समाप्त हो जाना चाहिए और इसलिए उस बैंक पर एक और सक्रिय आदेश प्राप्त करने के लिए बैंक निष्क्रिय है।
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 === रीड बर्स्ट को बाधित करना ===
-रीड कमांड के बाद किसी भी समय रीड, बर्स्ट टर्मिनेट या प्रीचार्ज कमांड जारी किया जा सकता है, और कॉन्फ़िगर किए गए CAS लेटेंसी के बाद रीड बर्स्ट को बाधित करेगा। इसलिए यदि चक्र 0 पर एक पठन आदेश जारी किया जाता है, चक्र 2 पर एक और पठन आदेश जारी किया जाता है, और CAS विलंबता 3 है, तो पहला पठन आदेश चक्र 3 और 4 के दौरान डेटा को बाहर निकालना शुरू कर देगा, फिर दूसरे पठन से परिणाम आदेश चक्र 5 से शुरू होता हुआ दिखाई देगा।
+रीड कमांड के बाद किसी भी समय रीड, बर्स्ट टर्मिनेट या प्रीचार्ज कमांड जारी किया जा सकता है, और कॉन्फ़िगर किए गए CAS लेटेंसी के बाद रीड बर्स्ट को बाधित करेगा। इसलिए यदि चक्र 0 पर एक पठन आदेश जारी किया जाता है, चक्र 2 पर एक और पठन आदेश जारी किया जाता है, और CAS विलंबता 3 है, तो पहला पठन आदेश चक्र 3 और 4 के समय डेटा को बाहर निकालना प्रारंभ कर देगा, फिर दूसरे पठन से परिणाम आदेश चक्र 5 से प्रारंभ होता हुआ दिखाई देगा।
-यदि चक्र 2 पर जारी आदेश बर्स्ट टर्मिनेट, या सक्रिय बैंक का प्रीचार्ज है, तो चक्र 5 के दौरान कोई आउटपुट उत्पन्न नहीं होगा।
+यदि चक्र 2 पर जारी आदेश बर्स्ट टर्मिनेट, या सक्रिय बैंक का प्रीचार्ज है, तो चक्र 5 के समय कोई आउटपुट उत्पन्न नहीं होगा।
 हालांकि इंटरप्टिंग रीड किसी भी सक्रिय बैंक के लिए हो सकता है, एक प्रीचार्ज कमांड केवल रीड बर्स्ट को बाधित करेगा यदि यह एक ही बैंक या सभी बैंकों के लिए है; किसी दूसरे बैंक को प्रीचार्ज कमांड रीड बर्स्ट को बाधित नहीं करेगा।
-राइट कमांड द्वारा रीड बर्स्ट को बाधित करना संभव है, लेकिन अधिक कठिन है। यह किया जा सकता है यदि डीक्यूएम सिग्नल का उपयोग एसडीआरएएम से आउटपुट को दबाने के लिए किया जाता है ताकि मेमोरी नियंत्रक डीक्यू लाइनों पर एसडीआरएएम को लिखने के संचालन के समय में डेटा चला सके। क्योंकि रीड डेटा पर DQM के प्रभाव में दो चक्रों की देरी होती है, लेकिन राइट डेटा पर DQM का प्रभाव तत्काल होता है, DQM को राइट कमांड से पहले कम से कम दो चक्र शुरू करने के लिए (रीड डेटा को मास्क करने के लिए) उठाया जाना चाहिए, लेकिन इसके लिए कम किया जाना चाहिए। राइट कमांड का चक्र (यह मानते हुए कि राइट कमांड का प्रभाव होना है)।
+राइट कमांड द्वारा रीड बर्स्ट को बाधित करना संभव है, लेकिन अधिक कठिन है। यह किया जा सकता है यदि डीक्यूएम सिग्नल का उपयोग एसडीआरएएम से आउटपुट को दबाने के लिए किया जाता है ताकि मेमोरी नियंत्रक डीक्यू लाइनों पर एसडीआरएएम को लिखने के संचालन के समय में डेटा चला सके। क्योंकि रीड डेटा पर DQM के प्रभाव में दो चक्रों की देरी होती है, लेकिन राइट डेटा पर DQM का प्रभाव तत्काल होता है, DQM को राइट कमांड से पहले कम से कम दो चक्र प्रारंभ करने के लिए (रीड डेटा को मास्क करने के लिए) उठाया जाना चाहिए, लेकिन इसके लिए कम किया जाना चाहिए। राइट कमांड का चक्र (यह मानते हुए कि राइट कमांड का प्रभाव होना है)।
 केवल दो घड़ी चक्रों में ऐसा करने के लिए एसडीआरएएम को घड़ी के किनारे पर अपने आउटपुट को बंद करने के समय के बीच सावधानीपूर्वक समन्वय की आवश्यकता होती है और निम्नलिखित घड़ी किनारे पर लिखने के लिए डेटा को एसडीआरएएम को इनपुट के रूप में आपूर्ति की जानी चाहिए। यदि पर्याप्त समय की अनुमति देने के लिए घड़ी की आवृत्ति बहुत अधिक है, तो तीन चक्रों की आवश्यकता हो सकती है।
-यदि रीड कमांड में ऑटो-प्रीचार्ज शामिल है, तो प्रीचार्ज इंटरप्टिंग कमांड के समान चक्र शुरू करता है।
+यदि रीड कमांड में ऑटो-प्रीचार्ज शामिल है, तो प्रीचार्ज इंटरप्टिंग कमांड के समान चक्र प्रारंभ करता है।
 == {{Anchor|BURST}} बर्स्ट ऑर्डरिंग ==
 [[सीपीयू कैश]] के साथ एक आधुनिक माइक्रोप्रोसेसर आमतौर पर [[कैश लाइन]]ों की इकाइयों में मेमोरी एक्सेस करेगा। 64-बाइट कैश लाइन को स्थानांतरित करने के लिए 64-बिट डीआईएमएम के लिए लगातार आठ एक्सेस की आवश्यकता होती है, जो आठ-शब्द बर्स्ट मोड करने के लिए मोड रजिस्टर का उपयोग करके एसडीआरएएम चिप्स को कॉन्फ़िगर करके एकल पढ़ने या लिखने के आदेश से ट्रिगर किया जा सकता है ( कंप्यूटिंग)। एक कैश लाइन लाने को आमतौर पर एक विशेष पते से पढ़ने के द्वारा ट्रिगर किया जाता है, और एसडीआरएएम कैश लाइन के महत्वपूर्ण शब्द को पहले स्थानांतरित करने की अनुमति देता है। (यहाँ शब्द एसडीआरएएम चिप या डीआईएमएम की चौड़ाई को संदर्भित करता है, जो एक विशिष्ट डीआईएमएम के लिए 64 बिट्स है।) एसडीआरएएम चिप्स कैश लाइन में शेष शब्दों के क्रम के लिए दो संभावित सम्मेलनों का समर्थन करते हैं।
-बर्स्ट हमेशा बीएल के गुणकों पर शुरू होने वाले बीएल लगातार शब्दों के एक संरेखित ब्लॉक तक पहुंचते हैं। इसलिए, उदाहरण के लिए, चार से सात तक किसी भी कॉलम पते पर चार-शब्द की बर्स्ट पहुंच चार से सात शब्दों को वापस कर देगी। हालाँकि, आदेश, अनुरोधित पते और कॉन्फ़िगर किए गए बर्स्ट प्रकार के विकल्प पर निर्भर करता है: अनुक्रमिक या इंटरलीव्ड। आमतौर पर, एक मेमोरी कंट्रोलर को एक या दूसरे की आवश्यकता होगी। जब बर्स्ट की लंबाई एक या दो होती है, तो बर्स्ट प्रकार कोई मायने नहीं रखता। एक बर्स्ट लेंथ के लिए, अनुरोधित शब्द ही [[एकमात्र]] ऐसा शब्द है जिस तक पहुँचा जा सकता है। दो की बर्स्ट लंबाई के लिए, अनुरोधित शब्द को पहले एक्सेस किया जाता है, और संरेखित ब्लॉक में दूसरे शब्द को दूसरे स्थान पर एक्सेस किया जाता है। यह निम्नलिखित शब्द है यदि एक सम पता निर्दिष्ट किया गया था, और पिछला शब्द यदि एक विषम पता निर्दिष्ट किया गया था।
+बर्स्ट हमेशा बीएल के गुणकों पर प्रारंभ होने वाले बीएल लगातार शब्दों के एक संरेखित ब्लॉक तक पहुंचते हैं। इसलिए, उदाहरण के लिए, चार से सात तक किसी भी कॉलम पते पर चार-शब्द की बर्स्ट पहुंच चार से सात शब्दों को वापस कर देगी। हालाँकि, आदेश, अनुरोधित पते और कॉन्फ़िगर किए गए बर्स्ट प्रकार के विकल्प पर निर्भर करता है: अनुक्रमिक या इंटरलीव्ड। आमतौर पर, एक मेमोरी कंट्रोलर को एक या दूसरे की आवश्यकता होगी। जब बर्स्ट की लंबाई एक या दो होती है, तो बर्स्ट प्रकार कोई मायने नहीं रखता। एक बर्स्ट लेंथ के लिए, अनुरोधित शब्द ही [[एकमात्र]] ऐसा शब्द है जिस तक पहुँचा जा सकता है। दो की बर्स्ट लंबाई के लिए, अनुरोधित शब्द को पहले एक्सेस किया जाता है, और संरेखित ब्लॉक में दूसरे शब्द को दूसरे स्थान पर एक्सेस किया जाता है। यह निम्नलिखित शब्द है यदि एक सम पता निर्दिष्ट किया गया था, और पिछला शब्द यदि एक विषम पता निर्दिष्ट किया गया था।
-अनुक्रमिक [[बर्स्ट मोड (कंप्यूटिंग)]] के लिए, बाद के शब्दों को बढ़ते पते के क्रम में एक्सेस किया जाता है, अंत तक पहुंचने पर ब्लॉक की शुरुआत में वापस लपेटा जाता है। इसलिए, उदाहरण के लिए, चार की बर्स्ट लंबाई और पांच के अनुरोधित कॉलम पते के लिए, शब्दों को 5-6-7-4 के क्रम में एक्सेस किया जाएगा। अगर बर्स्ट की लंबाई आठ थी, तो एक्सेस ऑर्डर 5-6-7-0-1-2-3-4 होगा। यह कॉलम एड्रेस में एक काउंटर जोड़कर और बर्स्ट लेंथ से आगे कैरी को अनदेखा करके किया जाता है। इंटरलीव्ड बर्स्ट मोड काउंटर और एड्रेस के बीच एक्सक्लूसिव या ऑपरेशन का उपयोग करके एड्रेस की गणना करता है। पांच के समान आरंभिक पते का उपयोग करते हुए, चार-शब्द का बर्स्ट 5-4-7-6 के क्रम में शब्दों को लौटाएगा। आठ शब्दों का विस्फोट 5-4-7-6-1-0-3-2 होगा।<ref>{{cite web
+अनुक्रमिक [[बर्स्ट मोड (कंप्यूटिंग)]] के लिए, बाद के शब्दों को बढ़ते पते के क्रम में एक्सेस किया जाता है, अंत तक पहुंचने पर ब्लॉक की प्रारंभ में वापस लपेटा जाता है। इसलिए, उदाहरण के लिए, चार की बर्स्ट लंबाई और पांच के अनुरोधित कॉलम पते के लिए, शब्दों को 5-6-7-4 के क्रम में एक्सेस किया जाएगा। अगर बर्स्ट की लंबाई आठ थी, तो एक्सेस ऑर्डर 5-6-7-0-1-2-3-4 होगा। यह कॉलम एड्रेस में एक काउंटर जोड़कर और बर्स्ट लेंथ से आगे कैरी को अनदेखा करके किया जाता है। इंटरलीव्ड बर्स्ट मोड काउंटर और एड्रेस के बीच एक्सक्लूसिव या ऑपरेशन का उपयोग करके एड्रेस की गणना करता है। पांच के समान आरंभिक पते का उपयोग करते हुए, चार-शब्द का बर्स्ट 5-4-7-6 के क्रम में शब्दों को लौटाएगा। आठ शब्दों का विस्फोट 5-4-7-6-1-0-3-2 होगा।<ref>{{cite web
   | url = http://www.intel.com/content/dam/www/public/us/en/documents/datasheets/nanya-nt5ds-datasheet.pdf#page=13
   | title = Nanya 256&nbsp;Mb DDR SDRAM Datasheet
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 }}</ref> हालांकि मनुष्यों के लिए अधिक भ्रमित करने वाला, यह हार्डवेयर में लागू करना आसान हो सकता है, और [[इंटेल]] द्वारा अपने माइक्रोप्रोसेसरों के लिए इसे प्राथमिकता दी जाती है।{{Citation needed|date=August 2015}}
-यदि अनुरोधित कॉलम पता एक ब्लॉक की शुरुआत में है, तो दोनों बर्स्ट मोड (अनुक्रमिक और इंटरलीव्ड) समान अनुक्रमिक अनुक्रम 0-1-2-3-4-5-6-7 में डेटा लौटाते हैं। अंतर केवल महत्वपूर्ण-शब्द-प्रथम क्रम में स्मृति से कैश लाइन लाने पर ही मायने रखता है।
+यदि अनुरोधित कॉलम पता एक ब्लॉक की प्रारंभ में है, तो दोनों बर्स्ट मोड (अनुक्रमिक और इंटरलीव्ड) समान अनुक्रमिक अनुक्रम 0-1-2-3-4-5-6-7 में डेटा लौटाते हैं। अंतर केवल महत्वपूर्ण-शब्द-प्रथम क्रम में स्मृति से कैश लाइन लाने पर ही मायने रखता है।
 == मोड रजिस्टर ==
-एकल डाटा दर एसडीआरएएम में एक एकल 10-बिट प्रोग्रामेबल मोड रजिस्टर है। बाद में डबल-डेटा-दर एसडीआरएएम मानक अतिरिक्त मोड रजिस्टर जोड़ते हैं, जिन्हें बैंक एड्रेस पिन का उपयोग करके संबोधित किया जाता है। SDR SDRAM के लिए, बैंक एड्रेस पिन और एड्रेस लाइन A10 और ऊपर की उपेक्षा की जाती है, लेकिन एक मोड रजिस्टर राइट के दौरान शून्य होना चाहिए।
+एकल डाटा दर एसडीआरएएम में एक एकल 10-बिट प्रोग्रामेबल मोड रजिस्टर है। बाद में डबल-डेटा-दर एसडीआरएएम मानक अतिरिक्त मोड रजिस्टर जोड़ते हैं, जिन्हें बैंक एड्रेस पिन का उपयोग करके संबोधित किया जाता है। SDR SDRAM के लिए, बैंक एड्रेस पिन और एड्रेस लाइन A10 और ऊपर की उपेक्षा की जाती है, लेकिन एक मोड रजिस्टर राइट के समय शून्य होना चाहिए।
-बिट्स M9 से M0 हैं, लोड मोड रजिस्टर चक्र के दौरान पता लाइनों A9 से A0 पर प्रस्तुत किए गए हैं।
+बिट्स M9 से M0 हैं, लोड मोड रजिस्टर चक्र के समय पता लाइनों A9 से A0 पर प्रस्तुत किए गए हैं।
 * M9: बर्स्ट मोड लिखें। यदि 0, राइट्स रीड बर्स्ट लेंथ और मोड का उपयोग करते हैं। यदि 1, सभी लेखन गैर-विस्फोट (एकल स्थान) हैं।
 * M8, M7: ऑपरेटिंग मोड। आरक्षित, और 00 होना चाहिए।
-* M6, M5, M4: CAS विलंबता। आम तौर पर केवल 010 (CL2) और 011 (CL3) कानूनी होते हैं। चिप से रीड कमांड और डेटा आउटपुट के बीच चक्रों की संख्या निर्दिष्ट करता है। नैनोसेकंड में इस मूल्य पर चिप की मौलिक सीमा होती है; आरंभीकरण के दौरान, स्मृति नियंत्रक को उस सीमा को चक्रों में अनुवाद करने के लिए घड़ी की आवृत्ति के अपने ज्ञान का उपयोग करना चाहिए।
+* M6, M5, M4: CAS विलंबता। आम तौर पर केवल 010 (CL2) और 011 (CL3) कानूनी होते हैं। चिप से रीड कमांड और डेटा आउटपुट के बीच चक्रों की संख्या निर्दिष्ट करता है। नैनोसेकंड में इस मूल्य पर चिप की मौलिक सीमा होती है; आरंभीकरण के समय, स्मृति नियंत्रक को उस सीमा को चक्रों में अनुवाद करने के लिए घड़ी की आवृत्ति के अपने ज्ञान का उपयोग करना चाहिए।
 * M3: बर्स्ट टाइप। 0 - अनुक्रमिक बर्स्ट ऑर्डरिंग का अनुरोध करता है, जबकि 1 इंटरलीव्ड बर्स्ट ऑर्डरिंग का अनुरोध करता है।
 * M2, M1, M0: बर्स्ट लेंथ। 000, 001, 010 और 011 के मान क्रमशः 1, 2, 4 या 8 शब्दों के बर्स्ट आकार को निर्दिष्ट करते हैं। प्रत्येक रीड (और राइट, यदि M9 0 है) तब तक कई एक्सेस निष्पादित करेगा, जब तक कि एक बर्स्ट स्टॉप या अन्य कमांड द्वारा बाधित न हो। 111 का मान पूर्ण-पंक्ति बर्स्ट निर्दिष्ट करता है। फट बाधित होने तक जारी रहेगा। पूर्ण-पंक्ति बर्स्ट की अनुमति केवल अनुक्रमिक बर्स्ट प्रकार के साथ है।
-बाद में (डबल डेटा दर) एसडीआरएएम मानक अधिक मोड रजिस्टर बिट्स का उपयोग करते हैं, और अतिरिक्त मोड रजिस्टर प्रदान करते हैं जिन्हें विस्तारित मोड रजिस्टर कहा जाता है। लोड मोड रजिस्टर कमांड के दौरान रजिस्टर नंबर बैंक एड्रेस पिन पर एन्कोड किया गया है। उदाहरण के लिए, DDR2 SDRAM में 13-बिट मोड रजिस्टर, 13-बिट विस्तारित मोड रजिस्टर नंबर 1 (EMR1) और 5-बिट विस्तारित मोड रजिस्टर नंबर 2 (EMR2) है।
+बाद में (डबल डेटा दर) एसडीआरएएम मानक अधिक मोड रजिस्टर बिट्स का उपयोग करते हैं, और अतिरिक्त मोड रजिस्टर प्रदान करते हैं जिन्हें विस्तारित मोड रजिस्टर कहा जाता है। लोड मोड रजिस्टर कमांड के समय रजिस्टर नंबर बैंक एड्रेस पिन पर एन्कोड किया गया है। उदाहरण के लिए, DDR2 SDRAM में 13-बिट मोड रजिस्टर, 13-बिट विस्तारित मोड रजिस्टर नंबर 1 (EMR1) और 5-बिट विस्तारित मोड रजिस्टर नंबर 2 (EMR2) है।
 == ऑटो रिफ्रेश ==
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 यदि एसडीआरएएम निष्क्रिय है (सभी बैंकों को प्रीचार्ज किया गया है, कोई आदेश प्रगति पर नहीं है) जब सीकेई को कम किया जाता है, तो एसडीआरएएम स्वचालित रूप से पावर-डाउन मोड में प्रवेश करता है, जब तक कि सीकेई को फिर से उठाया नहीं जाता तब तक न्यूनतम बिजली की खपत होती है। यह अधिकतम रीफ्रेश अंतराल टी से अधिक समय तक नहीं रहना चाहिए<sub>REF</sub>, या स्मृति सामग्री खो सकती है। अतिरिक्त बिजली बचत के लिए इस समय घड़ी को पूरी तरह से बंद करना कानूनी है।
-अंत में, अगर एसडीआरएएम को ऑटो-रिफ्रेश कमांड भेजे जाने के साथ ही सीकेई को कम किया जाता है, तो एसडीआरएएम सेल्फ-रिफ्रेश मोड में प्रवेश करता है। यह पावर डाउन की तरह है, लेकिन आवश्यक होने पर आंतरिक ताज़ा चक्र उत्पन्न करने के लिए एसडीआरएएम ऑन-चिप टाइमर का उपयोग करता है। इस दौरान घड़ी को रोका जा सकता है। जबकि सेल्फ-रिफ्रेश मोड पावर-डाउन मोड की तुलना में थोड़ी अधिक बिजली की खपत करता है, यह मेमोरी कंट्रोलर को पूरी तरह से अक्षम करने की अनुमति देता है, जो आमतौर पर अंतर की तुलना में अधिक होता है।
+अंत में, अगर एसडीआरएएम को ऑटो-रिफ्रेश कमांड भेजे जाने के साथ ही सीकेई को कम किया जाता है, तो एसडीआरएएम सेल्फ-रिफ्रेश मोड में प्रवेश करता है। यह पावर डाउन की तरह है, लेकिन आवश्यक होने पर आंतरिक ताज़ा चक्र उत्पन्न करने के लिए एसडीआरएएम ऑन-चिप टाइमर का उपयोग करता है। इस समय घड़ी को रोका जा सकता है। जबकि सेल्फ-रिफ्रेश मोड पावर-डाउन मोड की तुलना में थोड़ी अधिक बिजली की खपत करता है, यह मेमोरी कंट्रोलर को पूरी तरह से अक्षम करने की अनुमति देता है, जो आमतौर पर अंतर की तुलना में अधिक होता है।
-बैटरी चालित उपकरणों के लिए डिज़ाइन किया गया SDRAM कुछ अतिरिक्त बिजली-बचत विकल्प प्रदान करता है। एक है तापमान पर निर्भर रिफ्रेश; एक ऑन-चिप तापमान संवेदक ताज़ा दर को कम तापमान पर कम कर देता है, बजाय इसे हमेशा सबसे खराब स्थिति में चलाने के बजाय। एक और चयनात्मक रिफ्रेश है, जो DRAM सरणी के एक हिस्से में सेल्फ-रिफ्रेश को सीमित करता है। रीफ्रेश किया गया अंश विस्तारित मोड रजिस्टर का उपयोग करके कॉन्फ़िगर किया गया है। तीसरा, [[मोबाइल डीडीआर]] (एलपीडीडीआर) और एलपीडीडीआर2 में लागू किया गया डीप पावर डाउन मोड है, जो मेमोरी को अमान्य कर देता है और इससे बाहर निकलने के लिए पूर्ण पुनर्संरचना की आवश्यकता होती है। यह CKE को कम करते हुए बर्स्ट टर्मिनेट कमांड भेजकर सक्रिय होता है।
+बैटरी चालित उपकरणों के लिए डिज़ाइन किया गया SDRAM कुछ अतिरिक्त बिजली-बचत विकल्प प्रदान करता है। एक है तापमान पर निर्भर रिफ्रेश; एक ऑन-चिप तापमान संवेदक ताज़ा दर को कम तापमान पर कम कर देता है, बजाय इसे हमेशा सबसे खराब स्थिति में चलाने के बजाय। एक और चयनात्मक रिफ्रेश है, जो डीरैम सरणी के एक हिस्से में सेल्फ-रिफ्रेश को सीमित करता है। रीफ्रेश किया गया अंश विस्तारित मोड रजिस्टर का उपयोग करके कॉन्फ़िगर किया गया है। तीसरा, [[मोबाइल डीडीआर]] (एलपीडीडीआर) और एलपीडीडीआर2 में लागू किया गया डीप पावर डाउन मोड है, जो मेमोरी को अमान्य कर देता है और इससे बाहर निकलने के लिए पूर्ण पुनर्संरचना की आवश्यकता होती है। यह CKE को कम करते हुए बर्स्ट टर्मिनेट कमांड भेजकर सक्रिय होता है।
 == {{Anchor|PREFETCH}} डीडीआर एसडीआरएएम प्रीफेच आर्किटेक्चर ==
 डीडीआर एसडीआरएएम मेमोरी में एक सामान्य भौतिक पंक्ति पर स्थित कई [[डेटा शब्द]]ों तक त्वरित और आसान पहुंच की अनुमति देने के लिए प्रीफैच आर्किटेक्चर को नियोजित करता है।
-प्रीफैच आर्किटेक्चर DRAM तक मेमोरी एक्सेस की विशिष्ट विशेषताओं का लाभ उठाता है। विशिष्ट DRAM मेमोरी ऑपरेशंस में तीन चरण शामिल होते हैं: [[ bitline ]] प्रीचार्ज, रो एक्सेस, कॉलम एक्सेस। रो एक्सेस एक रीड ऑपरेशन का दिल है, क्योंकि इसमें DRAM मेमोरी सेल्स में छोटे संकेतों की सावधानीपूर्वक संवेदन शामिल है; यह मेमोरी ऑपरेशन का सबसे धीमा चरण है। हालाँकि, एक बार एक पंक्ति को पढ़ने के बाद, बाद के कॉलम उसी पंक्ति तक पहुँचते हैं, जो बहुत तेज़ हो सकता है, क्योंकि अर्थ प्रवर्धक भी कुंडी के रूप में कार्य करते हैं। संदर्भ के लिए, 1 [[गीगाबिट]] की एक पंक्ति{{binpre}} [[DDR3]] डिवाइस 2,048 [[ अंश ]]्स चौड़ा है, इसलिए आंतरिक रूप से 2,048 बिट्स को पंक्ति पहुंच चरण के दौरान 2,048 अलग अर्थ एम्पलीफायरों में पढ़ा जाता है। डीआरएएम की गति के आधार पर पंक्ति पहुंच में 50 [[nanosecond]] लग सकते हैं, जबकि खुली पंक्ति से कॉलम का उपयोग 10 एनएस से कम है।
+प्रीफैच आर्किटेक्चर डीरैम तक मेमोरी एक्सेस की विशिष्ट विशेषताओं का लाभ उठाता है। विशिष्ट डीरैम मेमोरी ऑपरेशंस में तीन चरण शामिल होते हैं: [[ bitline ]] प्रीचार्ज, रो एक्सेस, कॉलम एक्सेस। रो एक्सेस एक रीड ऑपरेशन का दिल है, क्योंकि इसमें डीरैम मेमोरी सेल्स में छोटे संकेतों की सावधानीपूर्वक संवेदन शामिल है; यह मेमोरी ऑपरेशन का सबसे धीमा चरण है। हालाँकि, एक बार एक पंक्ति को पढ़ने के बाद, बाद के कॉलम उसी पंक्ति तक पहुँचते हैं, जो बहुत तेज़ हो सकता है, क्योंकि अर्थ प्रवर्धक भी कुंडी के रूप में कार्य करते हैं। संदर्भ के लिए, 1 [[गीगाबिट]] की एक पंक्ति{{binpre}} [[DDR3]] डिवाइस 2,048 [[ अंश ]]्स चौड़ा है, इसलिए आंतरिक रूप से 2,048 बिट्स को पंक्ति पहुंच चरण के समय 2,048 अलग अर्थ एम्पलीफायरों में पढ़ा जाता है। डीआरएएम की गति के आधार पर पंक्ति पहुंच में 50 [[nanosecond]] लग सकते हैं, जबकि खुली पंक्ति से कॉलम का उपयोग 10 एनएस से कम है।
 पारंपरिक डीआरएएम आर्किटेक्चर ने खुले पंक्ति पर बिट्स तक तेजी से कॉलम पहुंच का समर्थन किया है। 2,048 बिट चौड़ी पंक्ति के साथ 8-बिट-चौड़ी मेमोरी चिप के लिए, पंक्ति पर 256 डेटावर्ड्स (2048/8) में से किसी तक पहुंच बहुत तेज हो सकती है, बशर्ते अन्य पंक्तियों में कोई हस्तक्षेप न हो।
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 [[Image:Micron 48LC32M8A2-AB.jpg|thumb|64 एमबी{{binpre}[[साउंड ब्लास्टर एक्स-फाई]] पर साउंड मेमोरी का } साउंड ब्लास्टर X-Fi फैटलिटी प्रो [[ अच्छा पत्रक ]] दो माइक्रोन टेक्नोलॉजी 48LC32M8A2 SDRAM चिप्स से बनाया गया है। वे 133 MHz (7.5 ns क्लॉक पीरियड) पर चलते हैं और उनके पास 8-बिट वाइड डेटा बसें हैं।<!-- x8 3.3V TSOP-54 CL=3 PC133 --><ref>{{cite web|title=एसडीआरएएम पार्ट कैटलॉग|url=http://www.micron.com/products/dram/sdram/partlist}} 070928 micron.com</ref>]]मूल रूप से एसडीआरएएम के रूप में जाना जाता है, एकल डेटा दर एसडीआरएएम एक कमांड को स्वीकार कर सकता है और प्रति घड़ी चक्र में डेटा का एक शब्द स्थानांतरित कर सकता है। चिप्स विभिन्न प्रकार के डेटा बस आकार (आमतौर पर 4, 8 या 16 बिट्स) के साथ बनाए जाते हैं, लेकिन चिप्स को आम तौर पर 168-पिन डीआईएमएम में इकट्ठा किया जाता है जो 64 (गैर-ईसीसी) या 72 ([[ईसीसी मेमोरी]]) बिट्स को पढ़ता या लिखता है। समय।
-डेटा बस का उपयोग जटिल है और इस प्रकार एक जटिल DRAM कंट्रोलर सर्किट की आवश्यकता होती है। ऐसा इसलिए है क्योंकि DRAM में लिखे गए डेटा को राइट कमांड के समान चक्र में प्रस्तुत किया जाना चाहिए, लेकिन रीड कमांड के बाद आउटपुट 2 या 3 चक्रों को पढ़ता है। DRAM नियंत्रक को यह सुनिश्चित करना चाहिए कि एक ही समय में पढ़ने और लिखने के लिए डेटा बस की आवश्यकता नहीं है।
+डेटा बस का उपयोग जटिल है और इस प्रकार एक जटिल डीरैम कंट्रोलर सर्किट की आवश्यकता होती है। ऐसा इसलिए है क्योंकि डीरैम में लिखे गए डेटा को राइट कमांड के समान चक्र में प्रस्तुत किया जाना चाहिए, लेकिन रीड कमांड के बाद आउटपुट 2 या 3 चक्रों को पढ़ता है। डीरैम नियंत्रक को यह सुनिश्चित करना चाहिए कि एक ही समय में पढ़ने और लिखने के लिए डेटा बस की आवश्यकता नहीं है।
 विशिष्ट SDR SDRAM घड़ी की दरें क्रमशः 66, 100, और 133 MHz (15, 10 और 7.5 ns की अवधि) हैं, जिन्हें PC66, PC100 और PC133 के रूप में दर्शाया गया है। 200 मेगाहर्ट्ज तक की घड़ी की दरें उपलब्ध थीं। यह 3.3 V के वोल्टेज पर काम करता है।
-इस प्रकार का एसडीआरएएम डीडीआर वेरिएंट की तुलना में धीमा है, क्योंकि डेटा का केवल एक शब्द प्रति घड़ी चक्र (एकल डेटा दर) प्रसारित होता है। लेकिन यह प्रकार अपने पूर्ववर्ती [[विस्तारित डेटा बाहर घूंट]] (EDO-RAM) और [[फास्ट पेज मोड DRAM]] (FPM-RAM) से भी तेज है, जिसमें डेटा के एक शब्द को स्थानांतरित करने के लिए आमतौर पर दो या तीन घड़ियां लगती हैं।
+इस प्रकार का एसडीआरएएम डीडीआर वेरिएंट की तुलना में धीमा है, क्योंकि डेटा का केवल एक शब्द प्रति घड़ी चक्र (एकल डेटा दर) प्रसारित होता है। लेकिन यह प्रकार अपने पूर्ववर्ती [[विस्तारित डेटा बाहर घूंट]] (EDO-RAM) और [[फास्ट पेज मोड DRAM|फास्ट पेज मोड डीरैम]] (FPM-RAM) से भी तेज है, जिसमें डेटा के एक शब्द को स्थानांतरित करने के लिए आमतौर पर दो या तीन घड़ियां लगती हैं।
 ==== पीसी66 ====
-PC66 [[संयुक्त इलेक्ट्रॉन उपकरण इंजीनियरिंग परिषद]] द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर [[ रैंडम एक्सेस मेमोरी ]] मानक को संदर्भित करता है। PC66 सिंक्रोनस DRAM है जो 66.66 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर, 64-बिट बस पर, 3.3 V के वोल्टेज पर काम कर रहा है। PC66 168-पिन DIMM और 144-पिन [[SO-DIMM]] फॉर्म फैक्टर में उपलब्ध है। सैद्धांतिक बैंडविड्थ 533 एमबी/एस है। (1 एमबी/एस = एक मिलियन बाइट्स प्रति सेकंड)
+PC66 [[संयुक्त इलेक्ट्रॉन उपकरण इंजीनियरिंग परिषद]] द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर [[ रैंडम एक्सेस मेमोरी ]] मानक को संदर्भित करता है। PC66 तुल्यकालिक डीरैम है जो 66.66 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर, 64-बिट बस पर, 3.3 V के वोल्टेज पर काम कर रहा है। PC66 168-पिन DIMM और 144-पिन [[SO-DIMM]] फॉर्म फैक्टर में उपलब्ध है। सैद्धांतिक बैंडविड्थ 533 एमबी/एस है। (1 एमबी/एस = एक मिलियन बाइट्स प्रति सेकंड)
-इस मानक का उपयोग [[मूल इंटेल पेंटियम (P5 माइक्रोआर्किटेक्चर)]] और [[AMD K6]]-आधारित पीसी द्वारा किया गया था। यह Beige [[Power Mac G3]], आरंभिक [[iBook]]s और [[PowerBook G3]]s में भी उपलब्ध है। इसका उपयोग 66 मेगाहर्ट्ज [[ सामने की ओर बस ]] के साथ कई शुरुआती [[इंटेल सेलेरॉन]] सिस्टम में भी किया जाता है। इसे PC100 और PC133 मानकों द्वारा प्रतिस्थापित किया गया था।
+इस मानक का उपयोग [[मूल इंटेल पेंटियम (P5 माइक्रोआर्किटेक्चर)]] और [[AMD K6]]-आधारित पीसी द्वारा किया गया था। यह Beige [[Power Mac G3]], आरंभिक [[iBook]]s और [[PowerBook G3]]s में भी उपलब्ध है। इसका उपयोग 66 मेगाहर्ट्ज [[ सामने की ओर बस ]] के साथ कई प्रारंभिक [[इंटेल सेलेरॉन]] सिस्टम में भी किया जाता है। इसे PC100 और PC133 मानकों द्वारा प्रतिस्थापित किया गया था।
 ==== पीसी100 ====
 {{For|the Japanese home computer|NEC PC-100}}
-[[Image:SDRAM 128MB 133MHz.jpg|thumb|250px|डीआईएमएम: 168 पिन और दो पायदान]]PC100 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर रैंडम-एक्सेस मेमोरी के लिए एक मानक है। PC100 सिंक्रोनस DRAM को संदर्भित करता है, जो 64-बिट-वाइड बस पर, 3.3 V के वोल्टेज पर, 100 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर काम करता है। PC100 168-पिन DIMM और 144-पिन SO-DIMM [[कंप्यूटर फॉर्म फैक्टर]] में उपलब्ध है। PC100 PC66 के साथ [[पिछड़ा संगत]] है और PC133 मानक द्वारा अधिगृहीत किया गया था।
+[[Image:SDRAM 128MB 133MHz.jpg|thumb|250px|डीआईएमएम: 168 पिन और दो पायदान]]PC100 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर रैंडम-एक्सेस मेमोरी के लिए एक मानक है। PC100 तुल्यकालिक डीरैम को संदर्भित करता है, जो 64-बिट-वाइड बस पर, 3.3 V के वोल्टेज पर, 100 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर काम करता है। PC100 168-पिन DIMM और 144-पिन SO-DIMM [[कंप्यूटर फॉर्म फैक्टर]] में उपलब्ध है। PC100 PC66 के साथ [[पिछड़ा संगत]] है और PC133 मानक द्वारा अधिगृहीत किया गया था।
  मेगाहर्ट्ज एसडीआरएएम चिप्स से निर्मित एक मॉड्यूल आवश्यक रूप से 100 मेगाहर्ट्ज पर काम करने में सक्षम नहीं है। PC100 मानक समग्र रूप से मेमोरी मॉड्यूल की क्षमताओं को निर्दिष्ट करता है।
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 {{Main|DDR SDRAM}}
-जबकि DRAM की पहुंच विलंबता मौलिक रूप से DRAM सरणी द्वारा सीमित है, DRAM में बहुत अधिक संभावित बैंडविड्थ है क्योंकि प्रत्येक आंतरिक पठन वास्तव में कई हजारों बिट्स की एक पंक्ति है। इस बैंडविड्थ को उपयोगकर्ताओं के लिए अधिक उपलब्ध कराने के लिए, एक डबल डेटा दर इंटरफ़ेस विकसित किया गया था। यह एक ही कमांड का उपयोग करता है, जिसे प्रति चक्र एक बार स्वीकार किया जाता है, लेकिन प्रति घड़ी चक्र में डेटा के दो शब्दों को पढ़ता या लिखता है। DDR इंटरफ़ेस क्लॉक सिग्नल के बढ़ते और गिरते दोनों किनारों पर डेटा को पढ़ने और लिखने के द्वारा इसे पूरा करता है। इसके अलावा, एसडीआर इंटरफ़ेस समय में कुछ छोटे बदलाव बाद में किए गए थे, और आपूर्ति वोल्टेज 3.3 से घटाकर 2.5 वी कर दिया गया था। परिणामस्वरूप, डीडीआर एसडीआरएएम एसडीआर एसडीआरएएम के साथ पीछे की ओर संगत नहीं है।
+जबकि डीरैम की पहुंच विलंबता मौलिक रूप से डीरैम सरणी द्वारा सीमित है, डीरैम में बहुत अधिक संभावित बैंडविड्थ है क्योंकि प्रत्येक आंतरिक पठन वास्तव में कई हजारों बिट्स की एक पंक्ति है। इस बैंडविड्थ को उपयोगकर्ताओं के लिए अधिक उपलब्ध कराने के लिए, एक डबल डेटा दर इंटरफ़ेस विकसित किया गया था। यह एक ही कमांड का उपयोग करता है, जिसे प्रति चक्र एक बार स्वीकार किया जाता है, लेकिन प्रति घड़ी चक्र में डेटा के दो शब्दों को पढ़ता या लिखता है। DDR इंटरफ़ेस क्लॉक सिग्नल के बढ़ते और गिरते दोनों किनारों पर डेटा को पढ़ने और लिखने के द्वारा इसे पूरा करता है। इसके अलावा, एसडीआर इंटरफ़ेस समय में कुछ छोटे बदलाव बाद में किए गए थे, और आपूर्ति वोल्टेज 3.3 से घटाकर 2.5 वी कर दिया गया था। परिणामस्वरूप, डीडीआर एसडीआरएएम एसडीआर एसडीआरएएम के साथ पीछे की ओर संगत नहीं है।
 डीडीआर एसडीआरएएम (कभी-कभी अधिक स्पष्टता के लिए डीडीआर1 कहा जाता है) न्यूनतम पढ़ने या लिखने की इकाई को दोगुना कर देता है; प्रत्येक पहुंच कम से कम दो लगातार शब्दों को संदर्भित करती है।
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 {{Main|DDR4 SDRAM}}
-DDR4 SDRAM DDR3 SDRAM का उत्तराधिकारी है। यह 2008 में सैन फ्रांसिस्को में [[इंटेल डेवलपर फोरम]] में प्रकट हुआ था, और 2011 के दौरान बाजार में जारी होने वाला था। इसके विकास के दौरान समय काफी भिन्न था - यह मूल रूप से 2012 में जारी होने की उम्मीद थी,<ref>[http://intel.wingateweb.com/US08/published/sessions/MASS006/SF08_MASS006_100s.pdf DDR4 PDF page 23]</ref> और बाद में (2010 के दौरान) 2015 में रिलीज़ होने की उम्मीद है,<ref>{{cite web|url=http://www.semiaccurate.com/2010/08/16/ddr4-not-expected-until-2015/|title=DDR4 not expected until 2015|work=semiaccurate.com|date=16 August 2010}}</ref> 2011 की शुरुआत में नमूनों की घोषणा होने से पहले और निर्माताओं ने यह घोषणा करना शुरू कर दिया था कि 2012 में व्यावसायिक उत्पादन और बाजार में रिलीज होने की उम्मीद थी। .
+DDR4 SDRAM DDR3 SDRAM का उत्तराधिकारी है। यह 2008 में सैन फ्रांसिस्को में [[इंटेल डेवलपर फोरम]] में प्रकट हुआ था, और 2011 के समय बाजार में जारी होने वाला था। इसके विकास के समय समय काफी भिन्न था - यह मूल रूप से 2012 में जारी होने की उम्मीद थी,<ref>[http://intel.wingateweb.com/US08/published/sessions/MASS006/SF08_MASS006_100s.pdf DDR4 PDF page 23]</ref> और बाद में (2010 के समय) 2015 में रिलीज़ होने की उम्मीद है,<ref>{{cite web|url=http://www.semiaccurate.com/2010/08/16/ddr4-not-expected-until-2015/|title=DDR4 not expected until 2015|work=semiaccurate.com|date=16 August 2010}}</ref> 2011 की प्रारंभ में नमूनों की घोषणा होने से पहले और निर्माताओं ने यह घोषणा करना प्रारंभ कर दिया था कि 2012 में व्यावसायिक उत्पादन और बाजार में रिलीज होने की उम्मीद थी। .
 DDR4 चिप 1.2 [[ वाल्ट ]] या उससे कम पर चलते हैं,<ref>{{cite web|url=http://www.pcpro.co.uk/news/220257/idf-ddr3-wont-catch-up-with-ddr2-during-2009.html|title=IDF: "DDR3 won't catch up with DDR2 during 2009"|work=Alphr}}</ref><ref>{{cite web|url=http://www.heise-online.co.uk/news/IDF-DDR4-the-successor-to-DDR3-memory--/111367|title=heise online - IT-News, Nachrichten und Hintergründe|work=heise online}}</ref> DDR3 चिप्स के 1.5 V की तुलना में, और प्रति सेकंड 2 बिलियन से अधिक [[डेटा स्थानांतरण]] होते हैं। उन्हें 2133 मेगाहर्ट्ज की आवृत्ति दरों पर पेश किए जाने की उम्मीद थी, जो संभावित 4266 मेगाहर्ट्ज तक बढ़ने का अनुमान है<ref>{{cite web |url=http://www.xbitlabs.com/news/memory/display/20100816124343_Next_Generation_DDR4_Memory_to_Reach_4_266GHz_Report.html |title=Next-Generation DDR4 Memory to Reach 4.266GHz - Report |date=August 16, 2010 |publisher=Xbitlabs.com |access-date=2011-01-03 |url-status=dead |archive-url=https://web.archive.org/web/20101219085440/http://www.xbitlabs.com/news/memory/display/20100816124343_Next_Generation_DDR4_Memory_to_Reach_4_266GHz_Report.html |archive-date=December 19, 2010 }}</ref> और 1.05 वी का घटा हुआ वोल्टेज<ref>{{cite news|url=http://www.hardware-infos.com/news.php?news=2332|title=IDF: DDR4 memory targeted for 2012|publisher=hardware-infos.com|language=de|access-date=2009-06-16|archive-url=https://web.archive.org/web/20090713025046/http://www.hardware-infos.com/news.php?news=2332|archive-date=2009-07-13|url-status=dead}}</ref> 2013 तक।
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 DDR4 ने आंतरिक प्रीफ़ेच चौड़ाई को फिर से दोगुना नहीं किया, लेकिन DDR3 के समान 8n प्रीफ़ेच का उपयोग करता है।<ref name="jedec_ddr3_ddr4">{{cite press release |url=http://www.jedec.org/news/pressreleases/jedec-announces-key-attributes-upcoming-ddr4-standard |title=JEDEC ने आगामी DDR4 मानक की प्रमुख विशेषताओं की घोषणा की|publisher=[[JEDEC]] |date=2011-08-22 |access-date=2011-01-06}</ref> इस प्रकार, डेटा बस को व्यस्त रखने के लिए कई बैंकों के रीड्स को इंटरलीव करना आवश्यक होगा।
-फरवरी 2009 में, सैमसंग ने 40 एनएम डीआरएएम चिप्स को मान्य किया, जिसे डीडीआर4 विकास की दिशा में एक महत्वपूर्ण कदम माना गया। रेफरी>{{cite news |url=http://www.tgdaily.com/content/view/41316/139/ |title=सैमसंग DDR4 को पहले मान्य 40 एनएम DRAM के साथ संकेत देता है|last=Gruener |first=Wolfgang |date=February 4, 2009 |publisher=tgdaily.com |access-date=2009-06-16 |url-status=dead |archive-url=https://web.archive.org/web/20090524133306/http://www.tgdaily.com/content/view/41316/139/ |archive-date=May 24, 2009 }}</ref> चूंकि, 2009 तक, वर्तमान DRAM चिप्स केवल 50 nm प्रक्रिया में माइग्रेट होने लगे थे। रेफरी>{{cite web |url=http://www.dailytech.com/DDR3+Will+be+Cheaper+Faster+in+2009/article13977.htm |title=DDR3 2009 में सस्ता, तेज होगा|last=Jansen |first=Ng |date=January 20, 2009 |publisher=dailytech.com |access-date=2009-06-17 |url-status=dead |archive-url=https://web.archive.org/web/20090622084614/http://www.dailytech.com/DDR3+Will+be+Cheaper+Faster+in+2009/article13977.htm |archive-date=June 22, 2009 }}</ref> जनवरी 2011 में, सैमसंग ने 30 एनएम 2048 एमबी के परीक्षण को पूरा करने और जारी करने की घोषणा की{{binpre}} DDR4 DRAM मॉड्यूल। इसमें 1.2 V पर 2.13 Gbit/s की अधिकतम बैंडविड्थ है, [[ छद्म खुली नाली ]] तकनीक का उपयोग करता है और समकक्ष DDR3 मॉड्यूल की तुलना में 40% कम बिजली लेता है।<ref>{{cite web |title=Samsung Develops Industry's First DDR4 DRAM, Using 30nm Class Technology |url=http://www.samsung.com/us/business/semiconductor/newsView.do?news_id=1202 |publisher=Samsung |access-date=2011-03-13 |date=2011-01-04}}</ref><ref>{{cite web |url=http://www.techspot.com/news/41818-samsung-develops-ddr4-memory-up-to-40-more-efficient.html |title=Samsung develops DDR4 memory, up to 40% more efficient |work=TechSpot}}</ref>
+फरवरी 2009 में, सैमसंग ने 40 एनएम डीआरएएम चिप्स को मान्य किया, जिसे डीडीआर4 विकास की दिशा में एक महत्वपूर्ण कदम माना गया। रेफरी>{{cite news |url=http://www.tgdaily.com/content/view/41316/139/ |title=सैमसंग DDR4 को पहले मान्य 40 एनएम DRAM के साथ संकेत देता है|last=Gruener |first=Wolfgang |date=February 4, 2009 |publisher=tgdaily.com |access-date=2009-06-16 |url-status=dead |archive-url=https://web.archive.org/web/20090524133306/http://www.tgdaily.com/content/view/41316/139/ |archive-date=May 24, 2009 }}<nowiki></ref></nowiki> चूंकि, 2009 तक, वर्तमान डीरैम चिप्स केवल 50 nm प्रक्रिया में माइग्रेट होने लगे थे। रेफरी>{{cite web |url=http://www.dailytech.com/DDR3+Will+be+Cheaper+Faster+in+2009/article13977.htm |title=DDR3 2009 में सस्ता, तेज होगा|last=Jansen |first=Ng |date=January 20, 2009 |publisher=dailytech.com |access-date=2009-06-17 |url-status=dead |archive-url=https://web.archive.org/web/20090622084614/http://www.dailytech.com/DDR3+Will+be+Cheaper+Faster+in+2009/article13977.htm |archive-date=June 22, 2009 }}</ref> जनवरी 2011 में, सैमसंग ने 30 एनएम 2048 एमबी के परीक्षण को पूरा करने और जारी करने की घोषणा की{{binpre}} DDR4 डीरैम मॉड्यूल। इसमें 1.2 V पर 2.13 Gbit/s की अधिकतम बैंडविड्थ है, [[ छद्म खुली नाली ]] तकनीक का उपयोग करता है और समकक्ष DDR3 मॉड्यूल की तुलना में 40% कम बिजली लेता है।<ref>{{cite web |title=Samsung Develops Industry's First DDR4 DRAM, Using 30nm Class Technology |url=http://www.samsung.com/us/business/semiconductor/newsView.do?news_id=1202 |publisher=Samsung |access-date=2011-03-13 |date=2011-01-04}}</ref><ref>{{cite web |url=http://www.techspot.com/news/41818-samsung-develops-ddr4-memory-up-to-40-more-efficient.html |title=Samsung develops DDR4 memory, up to 40% more efficient |work=TechSpot}}</ref>
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 === रैम्बस डीआरएएम ([[आरडीआरएएम]]) ===
-आरडीआरएएम एक मालिकाना तकनीक थी जो डीडीआर के खिलाफ प्रतिस्पर्धा करती थी। इसकी अपेक्षाकृत उच्च कीमत और निराशाजनक प्रदर्शन (उच्च विलंबता और एक संकीर्ण 16-बिट डेटा चैनल बनाम DDR के 64 बिट चैनल के परिणामस्वरूप) ने इसे SDR DRAM के सफल होने की दौड़ में खो दिया।
+आरडीआरएएम एक मालिकाना तकनीक थी जो डीडीआर के खिलाफ प्रतिस्पर्धा करती थी। इसकी अपेक्षाकृत उच्च कीमत और निराशाजनक प्रदर्शन (उच्च विलंबता और एक संकीर्ण 16-बिट डेटा चैनल बनाम DDR के 64 बिट चैनल के परिणामस्वरूप) ने इसे SDR डीरैम के सफल होने की दौड़ में खो दिया।
-=== सिंक्रोनस-लिंक DRAM (SLDRAM) ===
+=== तुल्यकालिक-लिंक डीरैम (SLDRAM) ===
-एसएलडीआरएएम ने उच्च प्रदर्शन का दावा किया और आरडीआरएएम के खिलाफ प्रतिस्पर्धा की। इसे 1990 के दशक के अंत में SLDRAM कंसोर्टियम द्वारा विकसित किया गया था। SLDRAM कंसोर्टियम में लगभग 20 प्रमुख DRAM और कंप्यूटर उद्योग निर्माता शामिल थे। (SLDRAM कंसोर्टियम को SLDRAM Inc. के रूप में शामिल किया गया और फिर इसका नाम उन्नत मेमोरी इंटरनेशनल, Inc. में बदल दिया गया)। SLDRAM एक [[खुला मानक]] था और इसके लिए लाइसेंस शुल्क की आवश्यकता नहीं थी। विशिष्टताओं को 200, 300 या 400 मेगाहर्ट्ज घड़ी आवृत्ति पर चलने वाली 64-बिट बस के लिए कहा जाता है। यह सभी संकेतों के एक ही लाइन पर होने और इस तरह कई लाइनों के तुल्यकालन समय से बचने के द्वारा प्राप्त किया जाता है। डीडीआर एसडीआरएएम की तरह, एसएलडीआरएएम एक डबल-पंप वाली बस का उपयोग करता है, जिससे इसे 400 की प्रभावी गति मिलती है,<ref>{{Citation |url=http://www.tomshardware.com/reviews/ram-guide,89-15.html |title=RAM Guide: SLDRAM |author=Dean Kent |publisher=Tom's Hardware |date=1998-10-24 |access-date=2011-01-01}}</ref> 600,<ref>{{Citation |url=http://icwic.cn/icwic/data/pdf/cd/cd011/12452.pdf |title=HYSL8M18D600A 600 Mb/s/pin 8M x 18 SLDRAM |type=data sheet |author=Hyundai Electronics |date=1997-12-20 |access-date=2011-12-27 |archive-url=https://web.archive.org/web/20120426081302/http://icwic.cn/icwic/data/pdf/cd/cd011/12452.pdf |archive-date=2012-04-26 |url-status=dead }}</ref> या 800 मीट्रिक टन/सेकंड। (1 मीट्रिक टन/सेकंड = 1000^2 स्थानान्तरण प्रति सेकंड)
+एसएलडीआरएएम ने उच्च प्रदर्शन का दावा किया और आरडीआरएएम के खिलाफ प्रतिस्पर्धा की। इसे 1990 के दशक के अंत में SLDRAM कंसोर्टियम द्वारा विकसित किया गया था। SLDRAM कंसोर्टियम में लगभग 20 प्रमुख डीरैम और कंप्यूटर उद्योग निर्माता शामिल थे। (SLDRAM कंसोर्टियम को SLDRAM Inc. के रूप में शामिल किया गया और फिर इसका नाम उन्नत मेमोरी इंटरनेशनल, Inc. में बदल दिया गया)। SLDRAM एक [[खुला मानक]] था और इसके लिए लाइसेंस शुल्क की आवश्यकता नहीं थी। विशिष्टताओं को 200, 300 या 400 मेगाहर्ट्ज घड़ी आवृत्ति पर चलने वाली 64-बिट बस के लिए कहा जाता है। यह सभी संकेतों के एक ही लाइन पर होने और इस तरह कई लाइनों के तुल्यकालन समय से बचने के द्वारा प्राप्त किया जाता है। डीडीआर एसडीआरएएम की तरह, एसएलडीआरएएम एक डबल-पंप वाली बस का उपयोग करता है, जिससे इसे 400 की प्रभावी गति मिलती है,<ref>{{Citation |url=http://www.tomshardware.com/reviews/ram-guide,89-15.html |title=RAM Guide: SLDRAM |author=Dean Kent |publisher=Tom's Hardware |date=1998-10-24 |access-date=2011-01-01}}</ref> 600,<ref>{{Citation |url=http://icwic.cn/icwic/data/pdf/cd/cd011/12452.pdf |title=HYSL8M18D600A 600 Mb/s/pin 8M x 18 SLDRAM |type=data sheet |author=Hyundai Electronics |date=1997-12-20 |access-date=2011-12-27 |archive-url=https://web.archive.org/web/20120426081302/http://icwic.cn/icwic/data/pdf/cd/cd011/12452.pdf |archive-date=2012-04-26 |url-status=dead }}</ref> या 800 मीट्रिक टन/सेकंड। (1 मीट्रिक टन/सेकंड = 1000^2 स्थानान्तरण प्रति सेकंड)
 SLDRAM ने डिफरेंशियल कमांड क्लॉक (CCLK/CCLK#) के लगातार 4 किनारों पर 40-बिट कमांड पैकेट भेजने के लिए 11-बिट कमांड बस (10 कमांड बिट्स CA9:0 प्लस वन स्टार्ट-ऑफ-कमांड FLAG लाइन) का इस्तेमाल किया। एसडीआरएएम के विपरीत, प्रति-चिप चयन संकेत नहीं थे; प्रत्येक चिप को रीसेट करते समय एक आईडी असाइन की गई थी, और कमांड में उस चिप की आईडी शामिल थी जिसे इसे प्रोसेस करना चाहिए। दो अलग-अलग डेटा क्लॉक (DCLK0/DCLK0# और DCLK1/DCLK1#) में से एक का उपयोग करके डेटा को 18-बिट (प्रति चिप) डेटा बस में 4- या 8-वर्ड बर्स्ट में स्थानांतरित किया गया था। मानक एसडीआरएएम के विपरीत, घड़ी को डेटा स्रोत (रीड ऑपरेशन के मामले में एसएलडीआरएएम चिप) द्वारा उत्पन्न किया गया था और डेटा के समान दिशा में प्रेषित किया गया था, जिससे डेटा तिरछा कम हो गया। DCLK के स्रोत में परिवर्तन होने पर विराम की आवश्यकता से बचने के लिए, प्रत्येक आदेश निर्दिष्ट करता है कि वह किस DCLK जोड़ी का उपयोग करेगा।<ref>{{Citation |url=http://icwic.cn/icwic/data/pdf/cd/cd011/12407.pdf |pages=32–33 |title=SLD4M18DR400 400 Mb/s/pin 4M x 18 SLDRAM |type=data sheet |author=SLDRAM Inc. |date=1998-07-09 |access-date=2011-12-27 |archive-url=https://web.archive.org/web/20120426081159/http://icwic.cn/icwic/data/pdf/cd/cd011/12407.pdf |archive-date=2012-04-26 |url-status=dead }}</ref>
-बुनियादी पढ़ने/लिखने के आदेश में शामिल है (पहले शब्द के सीए 9 से शुरू):
+बुनियादी पढ़ने/लिखने के आदेश में शामिल है (पहले शब्द के सीए 9 से प्रारंभ):
 {|class="wikitable" style="text-align:center"
 |+SLDRAM Read, write or row op request packet
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 वीसीएम एसडीआरएएम का एक मालिकाना प्रकार था जिसे [[एनईसी]] द्वारा डिजाइन किया गया था, लेकिन बिना लाइसेंस शुल्क के खुले मानक के रूप में जारी किया गया था। यह मानक एसडीआरएएम के साथ पिन-संगत है, लेकिन कमांड अलग हैं। प्रौद्योगिकी आरडीआरएएम की एक संभावित प्रतियोगी थी क्योंकि वीसीएम लगभग उतना महंगा नहीं था जितना कि आरडीआरएएम था। एक वर्चुअल चैनल मेमोरी (वीसीएम) मॉड्यूल यांत्रिक और विद्युत रूप से मानक एसडीआरएएम के साथ संगत है, इसलिए दोनों के लिए समर्थन केवल [[स्मृति नियंत्रक]] की क्षमताओं पर निर्भर करता है। 1990 के दशक के अंत में, कई पीसी [[नॉर्थब्रिज (कंप्यूटिंग)]] चिपसेट (जैसे वीआईए चिपसेट की लोकप्रिय सूची # स्लॉट ए और सॉकेट ए) में वीसीएसडीआरएएम समर्थन शामिल था।
-VCM 16 चैनल बफ़र्स का एक SRAM कैश सम्मिलित करता है, प्रत्येक 1/4 पंक्ति खंड आकार में, DRAM बैंकों की भावना प्रवर्धक पंक्तियों और डेटा I / O पिन के बीच। VCSDRAM के लिए अद्वितीय आदेशों को प्रीफ़ेच और पुनर्स्थापित करें, DRAM की अर्थ प्रवर्धक पंक्ति और चैनल बफ़र्स के बीच डेटा कॉपी करें, जबकि SDRAM के पढ़ने और लिखने के आदेशों के समतुल्य एक्सेस करने के लिए एक चैनल संख्या निर्दिष्ट करें। इस प्रकार डीआरएएम सरणी की वर्तमान सक्रिय स्थिति से स्वतंत्र रूप से पढ़ा और लिखा जा सकता है, एक समय में पहुंच के लिए चार पूर्ण डीआरएएम पंक्तियों के बराबर खुले होने के साथ। यह मानक दो-बैंक एसडीआरएएम में संभव दो खुली पंक्तियों में सुधार है। (वास्तव में एक 17वां डमी चैनल है जिसका उपयोग कुछ कार्यों के लिए किया जाता है।)
+VCM 16 चैनल बफ़र्स का एक SRAM कैश सम्मिलित करता है, प्रत्येक 1/4 पंक्ति खंड आकार में, डीरैम बैंकों की भावना प्रवर्धक पंक्तियों और डेटा I / O पिन के बीच। VCSDRAM के लिए अद्वितीय आदेशों को प्रीफ़ेच और पुनर्स्थापित करें, डीरैम की अर्थ प्रवर्धक पंक्ति और चैनल बफ़र्स के बीच डेटा कॉपी करें, जबकि SDRAM के पढ़ने और लिखने के आदेशों के समतुल्य एक्सेस करने के लिए एक चैनल संख्या निर्दिष्ट करें। इस प्रकार डीआरएएम सरणी की वर्तमान सक्रिय स्थिति से स्वतंत्र रूप से पढ़ा और लिखा जा सकता है, एक समय में पहुंच के लिए चार पूर्ण डीआरएएम पंक्तियों के बराबर खुले होने के साथ। यह मानक दो-बैंक एसडीआरएएम में संभव दो खुली पंक्तियों में सुधार है। (वास्तव में एक 17वां डमी चैनल है जिसका उपयोग कुछ कार्यों के लिए किया जाता है।)
-वीसीएसडीआरएएम से पढ़ने के लिए, सक्रिय कमांड के बाद, सेंस एम्पलीफायर सरणी से चैनल एसडीआरएएम में डेटा कॉपी करने के लिए एक प्रीफैच कमांड की आवश्यकता होती है। यह कमांड एक बैंक, दो बिट कॉलम एड्रेस (पंक्ति के सेगमेंट का चयन करने के लिए), और चैनल नंबर के चार बिट्स को निर्दिष्ट करता है। एक बार ऐसा करने के बाद, DRAM सरणी को प्रीचार्ज किया जा सकता है, जबकि चैनल बफर को पढ़ने के आदेश जारी रहते हैं। लिखने के लिए, पहले डेटा को एक चैनल बफ़र में लिखा जाता है (आमतौर पर पूर्व में प्रीफ़ेच कमांड का उपयोग करके आरंभ किया जाता है), फिर एक रीस्टोर कमांड, प्रीफ़ेच कमांड के समान पैरामीटर के साथ, चैनल से डेटा के एक सेगमेंट को अर्थ प्रवर्धक सरणी में कॉपी करता है।
+वीसीएसडीआरएएम से पढ़ने के लिए, सक्रिय कमांड के बाद, सेंस एम्पलीफायर सरणी से चैनल एसडीआरएएम में डेटा कॉपी करने के लिए एक प्रीफैच कमांड की आवश्यकता होती है। यह कमांड एक बैंक, दो बिट कॉलम एड्रेस (पंक्ति के सेगमेंट का चयन करने के लिए), और चैनल नंबर के चार बिट्स को निर्दिष्ट करता है। एक बार ऐसा करने के बाद, डीरैम सरणी को प्रीचार्ज किया जा सकता है, जबकि चैनल बफर को पढ़ने के आदेश जारी रहते हैं। लिखने के लिए, पहले डेटा को एक चैनल बफ़र में लिखा जाता है (आमतौर पर पूर्व में प्रीफ़ेच कमांड का उपयोग करके आरंभ किया जाता है), फिर एक रीस्टोर कमांड, प्रीफ़ेच कमांड के समान पैरामीटर के साथ, चैनल से डेटा के एक सेगमेंट को अर्थ प्रवर्धक सरणी में कॉपी करता है।
 एक सामान्य एसडीआरएएम लेखन के विपरीत, जिसे एक सक्रिय (खुली) पंक्ति में किया जाना चाहिए, जब पुनर्स्थापना आदेश जारी किया जाता है तो वीसीएसडीआरएएम बैंक को प्रीचार्ज (बंद) होना चाहिए। रिस्टोर कमांड निर्दिष्ट करने के तुरंत बाद एक सक्रिय कमांड डीआरएएम पंक्ति को डीआरएएम सरणी में लिखने को पूरा करता है। इसके अलावा, एक 17वां डमी चैनल है जो वर्तमान में खुली पंक्ति को लिखने की अनुमति देता है। इसे पढ़ा नहीं जा सकता है, लेकिन अर्थ प्रवर्धक सरणी में प्रीफ़ेच किया जा सकता है, लिखा जा सकता है और पुनर्स्थापित किया जा सकता है।<ref>{{Citation |url=https://www.notebookservice030.de/downloads/docs/HYB39V64x0yT.pdf |archive-url=https://web.archive.org/web/20181112021502/https://www.notebookservice030.de/downloads/docs/HYB39V64x0yT.pdf |archive-date=2018-11-12 |url-status=live |title=HYB39V64x0yT 64MBit Virtual Channel SDRAM |author=Siemens Semiconductor Group }}</ref><ref>{{Citation |url=http://www.ic72.com/pdf_file/u/32271.pdf |archive-url=https://web.archive.org/web/20131203022329/http://www.ic72.com/pdf_file/u/32271.pdf |archive-date=2013-12-03 |url-status=live |title=128M-BIT VirtualChannel SDRAM preliminary datasheet |author=NEC |year=1999 |access-date=2012-07-17}}</ref>
-हालांकि आम तौर पर एक खंड को उसी स्मृति पते पर पुनर्स्थापित किया जाता है, जिससे इसे प्रीफ़ेच किया गया था, चैनल बफ़र्स का उपयोग बड़े, संरेखित मेमोरी ब्लॉकों की बहुत कुशल प्रतिलिपि बनाने या समाशोधन के लिए भी किया जा सकता है। (क्वार्टर-पंक्ति खंडों का उपयोग इस तथ्य से संचालित होता है कि DRAM कोशिकाएं SRAM कोशिकाओं की तुलना में संकरी होती हैं। SRAM बिट्स को चार DRAM बिट्स के रूप में डिज़ाइन किया गया है, और वे चार DRAM बिट्स में से एक से आसानी से जुड़े हुए हैं।) अतिरिक्त आदेश खंडों की एक जोड़ी को चैनलों की एक जोड़ी के लिए प्रीफ़ेच करते हैं, और एक वैकल्पिक कमांड रैंडम रीड्स के ओवरहेड को कम करने के लिए प्रीफ़ेच, रीड और प्रीचार्ज को जोड़ती है।
+हालांकि आम तौर पर एक खंड को उसी स्मृति पते पर पुनर्स्थापित किया जाता है, जिससे इसे प्रीफ़ेच किया गया था, चैनल बफ़र्स का उपयोग बड़े, संरेखित मेमोरी ब्लॉकों की बहुत कुशल प्रतिलिपि बनाने या समाशोधन के लिए भी किया जा सकता है। (क्वार्टर-पंक्ति खंडों का उपयोग इस तथ्य से संचालित होता है कि डीरैम कोशिकाएं SRAM कोशिकाओं की तुलना में संकरी होती हैं। SRAM बिट्स को चार डीरैम बिट्स के रूप में डिज़ाइन किया गया है, और वे चार डीरैम बिट्स में से एक से आसानी से जुड़े हुए हैं।) अतिरिक्त आदेश खंडों की एक जोड़ी को चैनलों की एक जोड़ी के लिए प्रीफ़ेच करते हैं, और एक वैकल्पिक कमांड रैंडम रीड्स के ओवरहेड को कम करने के लिए प्रीफ़ेच, रीड और प्रीचार्ज को जोड़ती है।
 उपरोक्त जेईडीईसी-मानकीकृत आदेश हैं। पहले के चिप्स डमी चैनल या पेयर प्रीफेच का समर्थन नहीं करते थे, और प्रीचार्ज के लिए एक अलग एन्कोडिंग का उपयोग करते थे।
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 एक 13-बिट एड्रेस बस, जैसा कि यहां दिखाया गया है, 128 एमबिट तक के डिवाइस के लिए उपयुक्त है{{binpre}}. इसके दो बैंक हैं, प्रत्येक में 8,192 पंक्तियाँ और 8,192 कॉलम हैं। इस प्रकार, पंक्ति पते 13 बिट्स हैं, सेगमेंट पते दो बिट्स हैं, और आठ कॉलम एड्रेस बिट्स को सेगमेंट में 2,048 बिट्स (256 बाइट्स) से एक बाइट चुनने की आवश्यकता है।
-== {{Anchor|SGRAM}सिंक्रोनस ग्राफिक्स रैम (SGRAM) ==
+== <nowiki>{{Anchor|SGRAM}तुल्यकालिक ग्राफिक्स रैम (SGRAM)</nowiki> ==
-सिंक्रोनस ग्राफिक्स रैम (एसजीआरएएम) ग्राफिक्स एडेप्टर के लिए एसडीआरएएम का एक विशेष रूप है। यह [[वीडियो कार्ड]] पर पाए जाने वाले [[ बनावट स्मृति ]] और [[फ्रेम बफर]] जैसे ग्राफिक्स से संबंधित कार्यों के लिए डिज़ाइन किया गया है। यह [[बिट मास्क]]िंग (दूसरों को प्रभावित किए बिना निर्दिष्ट बिट प्लेन में लिखना) और ब्लॉक राइट (एक ही रंग के साथ मेमोरी के ब्लॉक को भरना) जैसे कार्यों को जोड़ता है। वीडियो रैम (डुअल-पोर्टेड DRAM) और [[WRAM (मेमोरी)]] के विपरीत, SGRAM सिंगल-पोर्टेड है। हालाँकि, यह एक साथ दो मेमोरी पेज खोल सकता है, जो [[डुअल-पोर्टेड रैम]] का अनुकरण करता है। अन्य वीडियो रैम तकनीकों की डुअल-पोर्ट प्रकृति।
+तुल्यकालिक ग्राफिक्स रैम (एसजीआरएएम) ग्राफिक्स एडेप्टर के लिए एसडीआरएएम का एक विशेष रूप है। यह [[वीडियो कार्ड]] पर पाए जाने वाले [[ बनावट स्मृति ]] और [[फ्रेम बफर]] जैसे ग्राफिक्स से संबंधित कार्यों के लिए डिज़ाइन किया गया है। यह [[बिट मास्क]]िंग (दूसरों को प्रभावित किए बिना निर्दिष्ट बिट प्लेन में लिखना) और ब्लॉक राइट (एक ही रंग के साथ मेमोरी के ब्लॉक को भरना) जैसे कार्यों को जोड़ता है। वीडियो रैम (डुअल-पोर्टेड डीरैम) और [[WRAM (मेमोरी)]] के विपरीत, SGRAM सिंगल-पोर्टेड है। हालाँकि, यह एक साथ दो मेमोरी पेज खोल सकता है, जो [[डुअल-पोर्टेड रैम]] का अनुकरण करता है। अन्य वीडियो रैम तकनीकों की डुअल-पोर्ट प्रकृति।
-सबसे पहले ज्ञात SGRAM मेमोरी 8 हैं{{nbsp}एमबीटी{{binpre}} 1994 तक के चिप्स: [[ Hitachi ]] HM5283206, नवंबर 1994 में पेश किया गया,<ref name="HM5283206"/>और NEC μPD481850, दिसंबर 1994 में पेश किया गया।<ref name="D481850"/>एसजीआरएएम का उपयोग करने वाला सबसे पहला ज्ञात व्यावसायिक उपकरण [[सोनी]] का [[प्लेस्टेशन (कंसोल)]] (पीएस) [[ विडियो गेम कंसोल ]] है, जो जापानी [[प्लेस्टेशन मॉडल]] से शुरू होता है। एनईसी μPD481850 चिप का उपयोग करते हुए दिसंबर 1995 में एससीपीएच-5000 मॉडल जारी किया गया।<ref>{{cite web |title=PU-18 |url=http://wiki.psxdev.ru/index.php/PU-18 |website=PSXDEV |access-date=10 July 2019}}</ref><ref name="nec1995"/>
+<nowiki>सबसे पहले ज्ञात SGRAM मेमोरी 8 हैं{{nbsp}एमबीटी</nowiki>{{binpre}} 1994 तक के चिप्स: [[ Hitachi ]] HM5283206, नवंबर 1994 में पेश किया गया,<ref name="HM5283206"/>और NEC μPD481850, दिसंबर 1994 में पेश किया गया।<ref name="D481850"/>एसजीआरएएम का उपयोग करने वाला सबसे पहला ज्ञात व्यावसायिक उपकरण [[सोनी]] का [[प्लेस्टेशन (कंसोल)]] (पीएस) [[ विडियो गेम कंसोल ]] है, जो जापानी [[प्लेस्टेशन मॉडल]] से प्रारंभ होता है। एनईसी μPD481850 चिप का उपयोग करते हुए दिसंबर 1995 में एससीपीएच-5000 मॉडल जारी किया गया।<ref>{{cite web |title=PU-18 |url=http://wiki.psxdev.ru/index.php/PU-18 |website=PSXDEV |access-date=10 July 2019}}</ref><ref name="nec1995"/>
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 {{Main|GDDR SDRAM}}
-ग्राफिक्स डबल डेटा दर एसडीआरएएम ([[सदराम विश्वासघात]]) एक प्रकार का विशेष डीडीआर एसडीआरएएम है जिसे [[ ग्राफ़िक्स प्रोसेसिंग युनिट ]] (जीपीयू) की मुख्य मेमोरी के रूप में उपयोग करने के लिए डिज़ाइन किया गया है। जीडीडीआर एसडीआरएएम डीडीआर एसडीआरएएम जैसे डीडीआर3 जैसे कमोडिटी प्रकारों से अलग है, हालांकि वे कुछ मुख्य तकनीकों को साझा करते हैं। उनकी प्राथमिक विशेषताएं DRAM कोर और I/O इंटरफ़ेस दोनों के लिए उच्च क्लॉक फ़्रीक्वेंसी हैं, जो GPU के लिए अधिक मेमोरी बैंडविड्थ प्रदान करती हैं। 2018 तक, GDDR की लगातार छह पीढ़ियां हैं: [[GDDR2]], [[GDDR3]], [[GDDR4]], [[GDDR5]], और [[GDDR5X]], [[GDDR6]]।
+ग्राफिक्स डबल डेटा दर एसडीआरएएम ([[सदराम विश्वासघात]]) एक प्रकार का विशेष डीडीआर एसडीआरएएम है जिसे [[ ग्राफ़िक्स प्रोसेसिंग युनिट ]] (जीपीयू) की मुख्य मेमोरी के रूप में उपयोग करने के लिए डिज़ाइन किया गया है। जीडीडीआर एसडीआरएएम डीडीआर एसडीआरएएम जैसे डीडीआर3 जैसे कमोडिटी प्रकारों से अलग है, हालांकि वे कुछ मुख्य तकनीकों को साझा करते हैं। उनकी प्राथमिक विशेषताएं डीरैम कोर और I/O इंटरफ़ेस दोनों के लिए उच्च क्लॉक फ़्रीक्वेंसी हैं, जो GPU के लिए अधिक मेमोरी बैंडविड्थ प्रदान करती हैं। 2018 तक, GDDR की लगातार छह पीढ़ियां हैं: [[GDDR2]], [[GDDR3]], [[GDDR4]], [[GDDR5]], और [[GDDR5X]], [[GDDR6]]।
-GDDR को शुरू में DDR SGRAM के नाम से जाना जाता था। इसे व्यावसायिक रूप से 16 के रूप में पेश किया गया था{{nbsp}[[मेगाबिट्स]]{{binpre}} 1998 में सैमसंग इलेक्ट्रॉनिक्स द्वारा मेमोरी चिप।<ref name="samsung98"/>
+<nowiki>GDDR को प्रारंभ में DDR SGRAM के नाम से जाना जाता था। इसे व्यावसायिक रूप से 16 के रूप में पेश किया गया था{{nbsp}</nowiki>[[मेगाबिट्स]]{{binpre}} 1998 में सैमसंग इलेक्ट्रॉनिक्स द्वारा मेमोरी चिप।<ref name="samsung98"/>
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 === एसडीआरएएम ===
-<सेक्शन शुरू = एसडीआरएएम टाइमलाइन />
+<सेक्शन प्रारंभ = एसडीआरएएम टाइमलाइन />
 {| class="wikitable sortable" style="text-align:center"
 |+ Synchronous dynamic random-access memory (SDRAM)

Expand v t e Dynamic random-access memory (DRAM)
Asynchronous	FPM RAM EDO RAM
Synchronous	SDRAM DDR SDRAM DDR2 DDR3 DDR4 DDR5 LPDDR (Mobile DDR) Fast Cycle DRAM (FCRAM) eDRAM RLDRAM HBM HBM2 HBM3 HBM-PIM Hybrid Memory Cube
Graphics	VRAM WRAM MDRAM SGRAM GDDR GDDR2 GDDR3 GDDR4 GDDR5 GDDR6
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