थ्रू-सिलिकॉन वाया: Difference between revisions

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{{short description|Metal-plated holes used to vertically and electrically connect several dies that are atop each other}}
{{short description|Metal-plated holes used to vertically and electrically connect several dies that are atop each other}}
[[File:High Bandwidth Memory schematic.svg|thumb|[[उच्च बैंडविड्थ मेमोरी]] (एचबीएम) इंटरफ़ेस के साथ संयोजन में स्टैक्ड [[डायनेमिक रैंडम-एक्सेस मेमोरी]]-डाइस द्वारा उपयोग किए जाने वाले टीएसवी ]][[ इलेक्ट्रॉनिक यन्त्रशास्त्र ]] में, थ्रू-सिलिकॉन थ्रू (टीएसवी) या थ्रू-चिप थ्रू वर्टिकल [[ बिजली का संपर्क ]] (वाया (इलेक्ट्रॉनिक्स)) है जो पूरी प्रकार से [[ सिलिकॉन बिस्किट ]] या [[डाई (एकीकृत सर्किट)|डाई (एकीकृत परिपथ)]] से होकर गुजरता है।टीएसवी उच्च-प्रदर्शन इंटरकनेक्ट तकनीक हैं जिनका उपयोग 3D पैकेज और त्रि-आयामी एकीकृत परिपथ | 3D एकीकृत परिपथ बनाने के लिए [[ तार का बंधन ]] | वायर-बॉन्ड और [[ पलटें काटना ]]्स के विकल्प के रूप में किया जाता है। [[पैकेज पर पैकेज]] | पैकेज-ऑन-पैकेज जैसे विकल्पों की तुलना में, इंटरकनेक्ट और डिवाइस घनत्व अधिक  अधिक है, और कनेक्शन की लंबाई कम हो जाती है।
[[File:High Bandwidth Memory schematic.svg|thumb|[[उच्च बैंडविड्थ मेमोरी]] (एचबीएम) इंटरफ़ेस के साथ संयोजन में स्टैक्ड [[डायनेमिक रैंडम-एक्सेस मेमोरी]]-डाइस द्वारा उपयोग किए जाने वाले टीएसवी ]][[ इलेक्ट्रॉनिक यन्त्रशास्त्र ]] में, थ्रू-सिलिकॉन थ्रू (टीएसवी) या थ्रू-चिप थ्रू वर्टिकल [[ बिजली का संपर्क ]] (वाया (इलेक्ट्रॉनिक्स)) है जो पूरी प्रकार से [[ सिलिकॉन बिस्किट ]] या [[डाई (एकीकृत सर्किट)|डाई (एकीकृत परिपथ)]] से होकर गुजरता है। टीएसवी उच्च-प्रदर्शन इंटरकनेक्ट तकनीक हैं जिनका उपयोग 3D पैकेज और त्रि-आयामी एकीकृत परिपथ | 3D एकीकृत परिपथ बनाने के लिए [[ तार का बंधन ]] | वायर-बॉन्ड और [[ पलटें काटना ]]्स के विकल्प के रूप में किया जाता है। [[पैकेज पर पैकेज]] | पैकेज-ऑन-पैकेज जैसे विकल्पों की तुलना में, इंटरकनेक्ट और डिवाइस घनत्व अधिक  अधिक है, और कनेक्शन की लंबाई कम हो जाती है।


== वर्गीकरण ==
== वर्गीकरण ==
[[File: Through-Silicon Via Flavours.svg|thumb|upright=1.36|वाया-फर्स्ट, थ्रू-मिडिल और वाया-लास्ट टीएसवी को विज़ुअलाइज़ करना]]निर्माण प्रक्रिया द्वारा निर्धारित, तीन भिन्न-भिन्न प्रकार के टीएसवी उपस्थित हैं: व्यक्तिगत घटक ([[अवरोध]], [[ संधारित्र ]], रेसिस्टर्स, आदि) से पहले थ्रू-फर्स्ट टीएसवी को गढ़ा जाता है (लाइन का फ्रंट एंड, फेओल ), थ्रू-मिडल टीएसवी हैं भिन्न-भिन्न घटक के पैटर्न के पश्चात गढ़ा जाता है, किन्तुधातु की परतों से पहले (पंक्ति के पीछे का अंत | बैक-एंड-ऑफ-लाइन, बीईओएल), और बीईओएल प्रक्रिया के पश्चात (या उसके दौरान) थ्रू-लास्ट टीएसवी तैयार किए जाते हैं।<ref>{{cite book |title=2009 International Technology Roadmap for Semiconductors (ITRS) |date=5 September 2009 |url=https://www.semiconductors.org/resources/2009-international-technology-roadmap-for-semiconductors-itrs/ |pages=4–5 }}</ref><ref name=3D>{{cite journal |last1=Knechtel |first1=Johann |last2=Sinanoglu |first2=Ozgur |last3=Elfadel |first3=Ibrahim (Abe) M. |last4=Lienig |first4=Jens |last5=Sze |first5=Cliff C. N. |title=Large-Scale 3D Chips: Challenges and Solutions for Design Automation, Testing, and Trustworthy Integration |journal=IPSJ Transactions on System LSI Design Methodology |date=2017 |volume=10 |pages=45–62 |doi=10.2197/ipsjtsldm.10.45 |doi-access=free }}</ref> वाया-मिडल टीएसवी वर्तमान में उन्नत [[3D IC]] के साथ-साथ [[ जड़ना ]] स्टैक के लिए लोकप्रिय विकल्प है।<ref name=3D /><ref>{{cite journal |last1=Beyne |first1=Eric |title=The 3-D Interconnect Technology Landscape |journal=IEEE Design & Test |date=June 2016 |volume=33 |issue=3 |pages=8–20 |doi=10.1109/mdat.2016.2544837 |s2cid=29564868 }}</ref>
[[File: Through-Silicon Via Flavours.svg|thumb|upright=1.36|वाया-फर्स्ट, थ्रू-मिडिल और वाया-लास्ट टीएसवी को विज़ुअलाइज़ करना]]निर्माण प्रक्रिया द्वारा निर्धारित, तीन भिन्न-भिन्न प्रकार के टीएसवी उपस्थित हैं: व्यक्तिगत घटक ([[अवरोध]], [[ संधारित्र ]], रेसिस्टर्स, आदि) से पूर्व थ्रू-फर्स्ट टीएसवी को गढ़ा जाता है (लाइन का फ्रंट एंड, फेओल ), थ्रू-मिडल टीएसवी हैं भिन्न-भिन्न घटक के पैटर्न के पश्चात गढ़ा जाता है, किन्तु धातु की परतों से पूर्व (पंक्ति के पीछे का अंत | बैक-एंड-ऑफ-लाइन, बीईओएल), और बीईओएल प्रक्रिया के पश्चात (या उसके दौरान) थ्रू-लास्ट टीएसवी प्रस्तुत किए जाते हैं।<ref>{{cite book |title=2009 International Technology Roadmap for Semiconductors (ITRS) |date=5 September 2009 |url=https://www.semiconductors.org/resources/2009-international-technology-roadmap-for-semiconductors-itrs/ |pages=4–5 }}</ref><ref name=3D>{{cite journal |last1=Knechtel |first1=Johann |last2=Sinanoglu |first2=Ozgur |last3=Elfadel |first3=Ibrahim (Abe) M. |last4=Lienig |first4=Jens |last5=Sze |first5=Cliff C. N. |title=Large-Scale 3D Chips: Challenges and Solutions for Design Automation, Testing, and Trustworthy Integration |journal=IPSJ Transactions on System LSI Design Methodology |date=2017 |volume=10 |pages=45–62 |doi=10.2197/ipsjtsldm.10.45 |doi-access=free }}</ref> वाया-मिडल टीएसवी वर्तमान में उन्नत [[3D IC]] के साथ-साथ [[ जड़ना ]] स्टैक के लिए लोकप्रिय विकल्प है।<ref name=3D /><ref>{{cite journal |last1=Beyne |first1=Eric |title=The 3-D Interconnect Technology Landscape |journal=IEEE Design & Test |date=June 2016 |volume=33 |issue=3 |pages=8–20 |doi=10.1109/mdat.2016.2544837 |s2cid=29564868 }}</ref>
फ्रंट एंड ऑफ लाइन (एफईओएल) के माध्यम से टीएसवी को [[ इलेक्ट्रॉनिक डिजाइन स्वचालन ]] और मैन्युफैक्चरिंग चरणों के समय सावधानीपूर्वक हिसाब देना होगा। ऐसा इसलिए है क्योंकि टीएसवी [[तनाव (यांत्रिकी)]] को प्रेरित करते हैं। फेओल परत में थर्मो-मैकेनिकल तनाव, जिससे ट्रांजिस्टर-ट्रांजिस्टर तर्क व्यवहार प्रभावित होता है।<ref>{{cite book |doi=10.1007/978-1-4419-9542-1 |title=Design for High Performance, Low Power, and Reliable 3D Integrated Circuits |year=2013 |last1=Lim |first1=Sung Kyu |isbn=978-1-4419-9541-4 }}</ref>
फ्रंट एंड ऑफ लाइन (एफईओएल) के माध्यम से टीएसवी को [[ इलेक्ट्रॉनिक डिजाइन स्वचालन ]] और मैन्युफैक्चरिंग चरणों के समय सावधानी पूर्वक हिसाब देना होगा। ऐसा इसलिए है क्योंकि टीएसवी [[तनाव (यांत्रिकी)]] को प्रेरित करते हैं। फेओल परत में थर्मो-मैकेनिकल तनाव, जिससे ट्रांजिस्टर-ट्रांजिस्टर तर्क व्यवहार प्रभावित होता है।<ref>{{cite book |doi=10.1007/978-1-4419-9542-1 |title=Design for High Performance, Low Power, and Reliable 3D Integrated Circuits |year=2013 |last1=Lim |first1=Sung Kyu |isbn=978-1-4419-9541-4 }}</ref>




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=== [[छवि संवेदक]] ===
=== [[छवि संवेदक]] ===
[[ सीएमओएस छवि संवेदक ]] (सीआईएस) वॉल्यूम निर्माण में टीएसवी (एस) को अपनाने वाले पहले अनुप्रयोगों में से थे। प्रारंभिक सीआईएस अनुप्रयोगों में, टीएसवी इमेज सेंसर वेफर के पीछे इंटरकनेक्ट बनाने, वायर बॉन्ड को खत्म करने और कम फॉर्म फैक्टर और उच्च-घनत्व इंटरकनेक्ट की अनुमति देने के लिए बनाए गए थे। चिप स्टैकिंग केवल [[बैक-इलुमिनेटेड सेंसर]] | बैकसाइड इल्युमिनेटेड (बीएसआई) सीआईएस के आगमन के साथ आया, और इसमें पारंपरिक फ्रंट-साइड रोशनी से लेंस, परिपथरी और फोटोडायोड के क्रम को उलटना सम्मिलित था जिससे कि लेंस के माध्यम से आने वाली रोशनी पहले हिट हो फोटोडायोड और फिर परिपथरी। यह फोटोडायोड वेफर को फ्लिप करके, बैकसाइड को पतला करके, और फिर परिधि के चारों ओर इंटरकनेक्ट के रूप में टीएसवी के साथ डायरेक्ट ऑक्साइड बॉन्ड का उपयोग करके रीडआउट लेयर के शीर्ष पर बॉन्डिंग करके पूरा किया गया था।<ref>F. von Trapp, The Future Of Image Sensors is Chip Stacking http://www.3dincites.com/2014/09/future-image-sensors-chip-stacking</ref>
[[ सीएमओएस छवि संवेदक ]] (सीआईएस) वॉल्यूम निर्माण में टीएसवी (एस) को अपनाने वाले पूर्व अनुप्रयोगों में से थे। प्रारंभिक सीआईएस अनुप्रयोगों में, टीएसवी इमेज सेंसर वेफर के पीछे इंटरकनेक्ट बनाने, वायर बॉन्ड को खत्म करने और कम फॉर्म फैक्टर और उच्च-घनत्व इंटरकनेक्ट की अनुमति देने के लिए बनाए गए थे। चिप स्टैकिंग केवल [[बैक-इलुमिनेटेड सेंसर]] | बैकसाइड इल्युमिनेटेड (बीएसआई) सीआईएस के आगमन के साथ आया, और इसमें पारंपरिक फ्रंट-साइड रोशनी से लेंस, परिपथरी और फोटोडायोड के क्रम को उलटना सम्मिलित था जिससे कि लेंस के माध्यम से आने वाली रोशनी पूर्व हिट हो फोटोडायोड और फिर परिपथरी। यह फोटोडायोड वेफर को फ्लिप करके, बैकसाइड को पतला करके, और फिर परिधि के चारों ओर इंटरकनेक्ट के रूप में टीएसवी के साथ डायरेक्ट ऑक्साइड बॉन्ड का उपयोग करके रीडआउट लेयर के शीर्ष पर बॉन्डिंग करके पूरा किया गया था।<ref>F. von Trapp, The Future Of Image Sensors is Chip Stacking http://www.3dincites.com/2014/09/future-image-sensors-chip-stacking</ref>




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===3डी इंटीग्रेटेड परिपथ ===
===3डी इंटीग्रेटेड परिपथ ===
तीन आयामी एकीकृत परिपथ (3डी आईसी) एकल एकीकृत परिपथ है जिसे सिलिकन वेफर्स और/या डाइज को स्टैक करके बनाया गया है और उन्हें लंबवत रूप से आपस में जोड़ा जाता है जिससे कि वे एकल उपकरण के रूप में व्यवहार करें। टीएसवी तकनीक का उपयोग करके, 3D IC छोटे से "पदचिह्न" में अधिक अधिक कार्यक्षमता पैक कर सकते हैं। ढेर में विभिन्न उपकरण विषम हो सकते हैं, उदा। [[CMOS|सीएमओएस]] लॉजिक, डायनेमिक रैंडम-एक्सेस मेमोरी और III-V सामग्री को ही IC में संयोजित करना। इसके अतिरिक्त, डिवाइस के माध्यम से महत्वपूर्ण विद्युत पथों को अधिक छोटा किया जा सकता है, जिससे तीव्रता से संचालन हो सकता है। वाइड I/O 3D [[DRAM|द्राम]]  मेमोरी मानक ([[JEDEC|जेडईसी]] जेईएसडी229) में डिज़ाइन में टीएसवी सम्मिलित है।<ref>{{cite web|last1=Desjardins|first1=E.|title=JEDEC Publishes Breakthrough Standard for Wide I/O Mobile DRAM|url=http://www.jedec.org/news/pressreleases/jedec-publishes-breakthrough-standard-wide-io-mobile-dram|website=JEDEC|publisher=JEDEC|accessdate=1 December 2014}}</ref>
तीन आयामी एकीकृत परिपथ (3डी आईसी) एकल एकीकृत परिपथ है जिसे सिलिकन वेफर्स और डाइज को स्टैक करके बनाया गया है और उन्हें लंबवत रूप से आपस में जोड़ा जाता है जिससे कि वे एकल उपकरण के रूप में व्यवहार करें। टीएसवी तकनीक का उपयोग करके, 3D IC छोटे से "पदचिह्न" में अधिक कार्य क्षमता पैक कर सकते हैं। ढेर में विभिन्न उपकरण विषम हो सकते हैं, उदा। [[CMOS|सीएमओएस]] लॉजिक, डायनेमिक रैंडम-एक्सेस मेमोरी और III-V सामग्री को ही IC में संयोजित करना। इसके अतिरिक्त, डिवाइस के माध्यम से महत्वपूर्ण विद्युत पथों को अधिक छोटा किया जा सकता है, जिससे तीव्रता से संचालन हो सकता है। वाइड I/O 3D [[DRAM|द्राम]]  मेमोरी मानक ([[JEDEC|जेडईसी]] जेईएसडी229) में डिज़ाइन में टीएसवी सम्मिलित है।<ref>{{cite web|last1=Desjardins|first1=E.|title=JEDEC Publishes Breakthrough Standard for Wide I/O Mobile DRAM|url=http://www.jedec.org/news/pressreleases/jedec-publishes-breakthrough-standard-wide-io-mobile-dram|website=JEDEC|publisher=JEDEC|accessdate=1 December 2014}}</ref>




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{{See|त्रि-आयामी एकीकृत सर्किट#इतिहास}}
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टीएसवी अवधारणा की उत्पत्ति का पता [[विलियम शॉक्ले]] के पेटेंट सेमीकंडक्टिव वेफर और 1958 में फाइल करने की विधि से लगाया जा सकता है और 1962 में प्रदान किया गया था।<ref>J.H. Lau, [http://www.3dincites.com/2010/04/who-invented-the-through-silicon-via-tsv-and-when/ Who Invented the Through Silicon Via (TSV) and When?] 3D InCites, 2010</ref><ref>{{US patent|3044909}}</ref> जिसे [[आईबीएम]] के शोधकर्ताओं मर्लिन स्मिथ और इमानुएल स्टर्न द्वारा 1964 में दायर किए गए और 1967 में प्रदान किए गए सेमीकंडक्टर वेफर्स में थ्रू-कनेक्शन बनाने के अपने पेटेंट तरीकों के साथ विकसित किया गया था।<ref name="Kada6">{{cite book |doi=10.1007/978-3-319-18675-7_1 |chapter=Research and Development History of Three-Dimensional Integration Technology |title=सेमीकंडक्टर का त्रि-आयामी एकीकरण|year=2015 |last1=Kada |first1=Morihiro |pages=1–23 |isbn=978-3-319-18674-0 }}</ref><ref>{{US patent|3343256}}</ref> उत्तरार्द्ध सिलिकॉन के माध्यम से छेद नक़्क़ाशी के लिए विधि का वर्णन करता है।<ref>{{cite book |last1=Pavlidis |first1=Vasilis F. |last2=Savidis |first2=Ioannis |last3=Friedman |first3=Eby G. |title=त्रि-आयामी एकीकृत सर्किट डिजाइन|date=2017 |publisher=Newnes |isbn=978-0-12-410484-6 |page=68 |url=https://books.google.com/books?id=WR9VAQAAQBAJ&pg=PA68}}</ref> टीएसवी को मूल रूप से 3D एकीकरण के लिए डिज़ाइन नहीं किया गया था, किन्तु टीएसवी पर आधारित पहले 3D चिप्स का आविष्कार पश्चात में 1980 के दशक में किया गया था।<ref>{{cite book |last1=Lau |first1=John H. |title=Reliability of RoHS-Compliant 2D and 3D IC Interconnects |date=2010 |publisher=[[McGraw Hill Professional]] |isbn=978-0-07-175380-7 |page=1 |quote=TSV is the heart of 3-D IC/Si integration and is a more-than-26-year-old technology. Even the TSV (for electrical feed-through) was invented by William Shockley in 1962 (the patent was filed on October 23, 1958), but it was not originally designed for 3-D integration.}}</ref>
टीएसवी अवधारणा की उत्पत्ति का पता [[विलियम शॉक्ले]] के पेटेंट सेमीकंडक्टिव वेफर और 1958 में फाइल करने की विधि से लगाया जा सकता है और 1962 में प्रदान किया गया था।<ref>J.H. Lau, [http://www.3dincites.com/2010/04/who-invented-the-through-silicon-via-tsv-and-when/ Who Invented the Through Silicon Via (TSV) and When?] 3D InCites, 2010</ref><ref>{{US patent|3044909}}</ref> जिसे [[आईबीएम]] के शोधकर्ताओं मर्लिन स्मिथ और इमानुएल स्टर्न द्वारा 1964 में दायर किए गए और 1967 में प्रदान किए गए सेमीकंडक्टर वेफर्स में थ्रू-कनेक्शन बनाने के अपने पेटेंट तरीकों के साथ विकसित किया गया था।<ref name="Kada6">{{cite book |doi=10.1007/978-3-319-18675-7_1 |chapter=Research and Development History of Three-Dimensional Integration Technology |title=सेमीकंडक्टर का त्रि-आयामी एकीकरण|year=2015 |last1=Kada |first1=Morihiro |pages=1–23 |isbn=978-3-319-18674-0 }}</ref><ref>{{US patent|3343256}}</ref> उत्तरार्द्ध सिलिकॉन के माध्यम से छेद नक़्क़ाशी के लिए विधि का वर्णन करता है।<ref>{{cite book |last1=Pavlidis |first1=Vasilis F. |last2=Savidis |first2=Ioannis |last3=Friedman |first3=Eby G. |title=त्रि-आयामी एकीकृत सर्किट डिजाइन|date=2017 |publisher=Newnes |isbn=978-0-12-410484-6 |page=68 |url=https://books.google.com/books?id=WR9VAQAAQBAJ&pg=PA68}}</ref> टीएसवी को मूल रूप से 3D एकीकरण के लिए डिज़ाइन नहीं किया गया था, किन्तु टीएसवी पर आधारित पूर्व 3D चिप्स का आविष्कार पश्चात में 1980 के दशक में किया गया था।<ref>{{cite book |last1=Lau |first1=John H. |title=Reliability of RoHS-Compliant 2D and 3D IC Interconnects |date=2010 |publisher=[[McGraw Hill Professional]] |isbn=978-0-07-175380-7 |page=1 |quote=TSV is the heart of 3-D IC/Si integration and is a more-than-26-year-old technology. Even the TSV (for electrical feed-through) was invented by William Shockley in 1962 (the patent was filed on October 23, 1958), but it was not originally designed for 3-D integration.}}</ref>
[[1980 के दशक में जापान में]] टीएसवी प्रक्रिया के साथ पहले [[त्रि-आयामी एकीकृत सर्किट|त्रि-आयामी एकीकृत परिपथ]] (3D IC) स्टैक्ड चिप्स [[ सेमीकंडक्टर डिवाइस का निर्माण ]] का आविष्कार किया गया था। [[ Hitachi | हिताची]] ने 1983 में जापानी पेटेंट दायर किया, उसके पश्चात 1984 में [[ द्रोह ]] ने। 1986 में, फुजित्सु ने टीएसवी का उपयोग करके स्टैक्ड चिप संरचना का वर्णन करते हुए जापानी पेटेंट दायर किया।<ref name="Kada8">{{cite book |last1=Kada |first1=Morihiro |title=Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications |date=2015 |publisher=Springer |isbn=978-3-319-18675-7 |chapter=Research and Development History of Three-Dimensional Integration Technology |pages=8–9 |chapter-url=https://onecellonelightradio.files.wordpress.com/2018/11/three-dimensional-integration-of-semiconductors-2015.pdf}}</ref> 1989 में, [[तोहोकू विश्वविद्यालय]] के मित्सुमसा कोयोनागी ने टीएसवी के साथ वेफर-टू-वेफर बॉन्डिंग की तकनीक का बीड़ा उठाया, जिसका उपयोग उन्होंने 1989 में 3डी [[बड़े पैमाने पर एकीकरण]] चिप बनाने के लिए किया।<ref name="Kada8"/><ref name="Fukushima">{{cite web |last1=Fukushima |first1=T. |last2=Tanaka |first2=T. |last3=Koyanagi |first3=Mitsumasa |title=Thermal Issues of 3D ICs |url=http://sematech.org/meetings/archives/3d/8334/pres/Fukushima.pdf |archive-url=https://web.archive.org/web/20170516221221/http://sematech.org/meetings/archives/3d/8334/pres/Fukushima.pdf |url-status=dead |archive-date=16 May 2017 |website=[[SEMATECH]] |publisher=[[Tohoku University]] |year=2007 |accessdate=16 May 2017}}</ref><ref>{{cite journal |last1=Tanaka |first1=Tetsu |last2=Lee |first2=Kang Wook |last3=Fukushima |first3=Takafumi |last4=Koyanagi |first4=Mitsumasa |title=3D Integration Technology and Heterogeneous Integration |date=2011 |s2cid=62780117 }}</ref> 1999 में, जापान में एसोसिएशन ऑफ़ सुपर-एडवांस्ड इलेक्ट्रॉनिक्स टेक्नोलॉजीज (एक सेट) ने टीएसवी तकनीक का उपयोग करके 3D IC चिप्स के विकास का वित्तपोषण प्रारंभ किया, जिसे उच्च घनत्व इलेक्ट्रॉनिक प्रणाली इंटीग्रेशन टेक्नोलॉजी प्रोजेक्ट पर R & D कहा जाता है।<ref name="Kada8"/><ref name="Takahashi">{{cite book |last1=Takahashi |first1=Kenji |last2=Tanida |first2=Kazumasa |chapter=Vertical Interconnection by ASET |title=Handbook of 3D Integration, Volume 1: Technology and Applications of 3D Integrated Circuits |date=2011 |publisher=John Wiley & Sons |isbn=978-3-527-62306-8 |page=339 |chapter-url=https://books.google.com/books?id=jtp_oFKsChgC&pg=PA339}}</ref> तोहोकू विश्वविद्यालय में कोयनागी समूह ने 1999 में तीन-परत स्टैक्ड इमेज सेंसर चिप, 2000 में तीन-परत [[मेमोरी चिप]], 2001 में तीन-परत कृत्रिम रेटिना चिप, 2002 में तीन-परत [[माइक्रोप्रोसेसर]] बनाने के लिए टीएसवी तकनीक का उपयोग किया। 2005 में दस-परत मेमोरी चिप।<ref name="Fukushima"/>
[[1980 के दशक में जापान में]] टीएसवी प्रक्रिया के साथ पूर्व [[त्रि-आयामी एकीकृत सर्किट|त्रि-आयामी एकीकृत परिपथ]] (3D IC) स्टैक्ड चिप्स [[ सेमीकंडक्टर डिवाइस का निर्माण ]] का आविष्कार किया गया था। [[ Hitachi | हिताची]] ने 1983 में जापानी पेटेंट दायर किया, उसके पश्चात 1984 में [[ द्रोह ]] ने। 1986 में, फुजित्सु ने टीएसवी का उपयोग करके स्टैक्ड चिप संरचना का वर्णन करते हुए जापानी पेटेंट दायर किया।<ref name="Kada8">{{cite book |last1=Kada |first1=Morihiro |title=Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications |date=2015 |publisher=Springer |isbn=978-3-319-18675-7 |chapter=Research and Development History of Three-Dimensional Integration Technology |pages=8–9 |chapter-url=https://onecellonelightradio.files.wordpress.com/2018/11/three-dimensional-integration-of-semiconductors-2015.pdf}}</ref> 1989 में, [[तोहोकू विश्वविद्यालय]] के मित्सुमसा कोयोनागी ने टीएसवी के साथ वेफर-टू-वेफर बॉन्डिंग की तकनीक का बीड़ा उठाया, जिसका उपयोग उन्होंने 1989 में 3डी [[बड़े पैमाने पर एकीकरण]] चिप बनाने के लिए किया।<ref name="Kada8"/><ref name="Fukushima">{{cite web |last1=Fukushima |first1=T. |last2=Tanaka |first2=T. |last3=Koyanagi |first3=Mitsumasa |title=Thermal Issues of 3D ICs |url=http://sematech.org/meetings/archives/3d/8334/pres/Fukushima.pdf |archive-url=https://web.archive.org/web/20170516221221/http://sematech.org/meetings/archives/3d/8334/pres/Fukushima.pdf |url-status=dead |archive-date=16 May 2017 |website=[[SEMATECH]] |publisher=[[Tohoku University]] |year=2007 |accessdate=16 May 2017}}</ref><ref>{{cite journal |last1=Tanaka |first1=Tetsu |last2=Lee |first2=Kang Wook |last3=Fukushima |first3=Takafumi |last4=Koyanagi |first4=Mitsumasa |title=3D Integration Technology and Heterogeneous Integration |date=2011 |s2cid=62780117 }}</ref> 1999 में, जापान में एसोसिएशन ऑफ़ सुपर-एडवांस्ड इलेक्ट्रॉनिक्स टेक्नोलॉजीज (एक सेट) ने टीएसवी तकनीक का उपयोग करके 3D IC चिप्स के विकास का वित्तपोषण प्रारंभ किया, जिसे उच्च घनत्व इलेक्ट्रॉनिक प्रणाली इंटीग्रेशन टेक्नोलॉजी प्रोजेक्ट पर R & D कहा जाता है।<ref name="Kada8"/><ref name="Takahashi">{{cite book |last1=Takahashi |first1=Kenji |last2=Tanida |first2=Kazumasa |chapter=Vertical Interconnection by ASET |title=Handbook of 3D Integration, Volume 1: Technology and Applications of 3D Integrated Circuits |date=2011 |publisher=John Wiley & Sons |isbn=978-3-527-62306-8 |page=339 |chapter-url=https://books.google.com/books?id=jtp_oFKsChgC&pg=PA339}}</ref> तोहोकू विश्वविद्यालय में कोयनागी समूह ने 1999 में तीन-परत स्टैक्ड इमेज सेंसर चिप, 2000 में तीन-परत [[मेमोरी चिप]], 2001 में तीन-परत कृत्रिम रेटिना चिप, 2002 में तीन-परत [[माइक्रोप्रोसेसर]] बनाने के लिए टीएसवी तकनीक का उपयोग किया। 2005 में दस-परत मेमोरी चिप।<ref name="Fukushima"/>


इंटर-चिप थ्रू (आईसीवी) विधि 1997 में [[फ्राउनहोफर सोसायटी]] द्वारा विकसित की गई थी{{ndash}}पीटर रेम, डी बोलमैन, आर ब्रौन, आर बुचनर, यू काओ-मिन्ह, मैनफ्रेड एंजेलहार्ट और अर्मिन क्लम्प सहित [[सीमेंस]] अनुसंधान दल।<ref>{{cite journal |last1=Ramm |first1=P. |last2=Bollmann |first2=D. |last3=Braun |first3=R. |last4=Buchner |first4=R. |last5=Cao-Minh |first5=U. |last6=Engelhardt |first6=M. |last7=Errmann |first7=G. |last8=Graßl |first8=T. |last9=Hieber |first9=K. |last10=Hübner |first10=H. |last11=Kawala |first11=G. |last12=Kleiner |first12=M. |last13=Klumpp |first13=A. |last14=Kühn |first14=S. |last15=Landesberger |first15=C. |last16=Lezec |first16=H. |last17=Muth |first17=W. |last18=Pamler |first18=W. |last19=Popp |first19=R. |last20=Renner |first20=E. |last21=Ruhl |first21=G. |last22=Sänger |first22=A. |last23=Scheler |first23=U. |last24=Schertel |first24=A. |last25=Schmidt |first25=C. |last26=Schwarzl |first26=S. |last27=Weber |first27=J. |last28=Weber |first28=W. |display-authors=5 |title=लंबवत एकीकृत सर्किट के लिए तीन आयामी धातुकरण|journal=Microelectronic Engineering |date=November 1997 |volume=37-38 |pages=39–47 |doi=10.1016/S0167-9317(97)00092-0|s2cid=22232571 }}</ref> यह टीएसवी प्रक्रिया का रूपांतर था, और पश्चात में इसे गिरावट (ठोस तरल अंतर-प्रसार) तकनीक कहा गया।<ref>{{cite journal |last1=Macchiolo |first1=A. |last2=Andricek |first2=L. |last3=Moser |first3=H. G. |last4=Nisius |first4=R. |last5=Richter |first5=R. H. |last6=Weigell |first6=P. |title=ATLAS पिक्सेल अपग्रेड के लिए SLID-ICV वर्टिकल इंटीग्रेशन टेक्नोलॉजी|journal=Physics Procedia |date=1 January 2012 |volume=37 |pages=1009–1015 |doi=10.1016/j.phpro.2012.02.444 |arxiv=1202.6497 |bibcode=2012PhPro..37.1009M |s2cid=91179768 }}</ref>
इंटर-चिप थ्रू (आईसीवी) विधि 1997 में [[फ्राउनहोफर सोसायटी]] द्वारा विकसित की गई थी{{ndash}}पीटर रेम, डी बोलमैन, आर ब्रौन, आर बुचनर, यू काओ-मिन्ह, मैनफ्रेड एंजेलहार्ट और अर्मिन क्लम्प सहित [[सीमेंस]] अनुसंधान दल।<ref>{{cite journal |last1=Ramm |first1=P. |last2=Bollmann |first2=D. |last3=Braun |first3=R. |last4=Buchner |first4=R. |last5=Cao-Minh |first5=U. |last6=Engelhardt |first6=M. |last7=Errmann |first7=G. |last8=Graßl |first8=T. |last9=Hieber |first9=K. |last10=Hübner |first10=H. |last11=Kawala |first11=G. |last12=Kleiner |first12=M. |last13=Klumpp |first13=A. |last14=Kühn |first14=S. |last15=Landesberger |first15=C. |last16=Lezec |first16=H. |last17=Muth |first17=W. |last18=Pamler |first18=W. |last19=Popp |first19=R. |last20=Renner |first20=E. |last21=Ruhl |first21=G. |last22=Sänger |first22=A. |last23=Scheler |first23=U. |last24=Schertel |first24=A. |last25=Schmidt |first25=C. |last26=Schwarzl |first26=S. |last27=Weber |first27=J. |last28=Weber |first28=W. |display-authors=5 |title=लंबवत एकीकृत सर्किट के लिए तीन आयामी धातुकरण|journal=Microelectronic Engineering |date=November 1997 |volume=37-38 |pages=39–47 |doi=10.1016/S0167-9317(97)00092-0|s2cid=22232571 }}</ref> यह टीएसवी प्रक्रिया का रूपांतर था, और पश्चात में इसे गिरावट (ठोस तरल अंतर-प्रसार) तकनीक कहा गया।<ref>{{cite journal |last1=Macchiolo |first1=A. |last2=Andricek |first2=L. |last3=Moser |first3=H. G. |last4=Nisius |first4=R. |last5=Richter |first5=R. H. |last6=Weigell |first6=P. |title=ATLAS पिक्सेल अपग्रेड के लिए SLID-ICV वर्टिकल इंटीग्रेशन टेक्नोलॉजी|journal=Physics Procedia |date=1 January 2012 |volume=37 |pages=1009–1015 |doi=10.1016/j.phpro.2012.02.444 |arxiv=1202.6497 |bibcode=2012PhPro..37.1009M |s2cid=91179768 }}</ref>
थ्रू-सिलिकॉन थ्रू (टीएसवी) शब्द को ट्रू-सी टेक्नोलॉजीज के शोधकर्ताओं सर्गेई सवास्तिओक, ओ. सिनियाग्यूइन और ई. कोर्कज़िन्स्की द्वारा गढ़ा गया था, जिन्होंने 2000 में 3D [[ वेफर-स्तरीय पैकेजिंग ]] (डब्ल्यू एल.पी) समाधान के लिए टीएसवी विधि प्रस्तावित की थी।<ref>{{cite book |doi=10.1109/ISAPM.2000.869271 |chapter=Thru-silicon vias for 3D WLP |title=Proceedings International Symposium on Advanced Packaging Materials Processes, Properties and Interfaces (Cat. No.00TH8507) |year=2000 |last1=Savastionk |first1=S. |last2=Siniaguine |first2=O. |last3=Korczynski |first3=E. |pages=206–207 |isbn=0-930815-59-9 |s2cid=110397071 }}</ref> सावास्तिओक पश्चात में [http://www.allvia.com/news/0406_facility_opens.html अल्विया]इंक. के सह-संस्थापक और सीईओ बने। शुरुआत से ही, व्यवसाय योजना के बारे में उनकी दृष्टि सिलिकॉन इंटरकनेक्ट बनाने की थी क्योंकि ये वायर बॉन्ड पर महत्वपूर्ण प्रदर्शन सुधार प्रदान करते हैं। सावास्तिओक ने सॉलिड स्टेट टेक्नोलॉजी में विषय पर दो लेख प्रकाशित किए, पहले जनवरी 2000 में और फिर 2010 में। पहला लेख "मूर का नियम - द जेड डायमेंशन" जनवरी 2000 में सॉलिड स्टेट टेक्नोलॉजी पत्रिका में प्रकाशित हुआ था।<ref>{{cite journal |last1=Savastiouk |first1=Sergey |title=Z- दिशा में मूर का नियम|journal=Solid State Technology |date=January 2000 |volume=43 |issue=1 |page=84 }}</ref> इस लेख ने भविष्य में 2डी चिप स्टैकिंग से वेफर लेवल स्टैकिंग में संक्रमण के रूप में टीएसवी विकास के रोडमैप को रेखांकित किया। सिलिकॉन वायस के माध्यम से शीर्षक वाले वर्गों में से में, डॉ। सर्गेई सवास्तियौक ने लिखा, "प्रौद्योगिकियों में निवेश जो वेफर-लेवल वर्टिकल मिनिएचराइजेशन (वेफर थिनिंग) और वर्टिकल इंटीग्रेशन (सिलिकॉन वायस के माध्यम से) दोनों प्रदान करता है, अच्छी समझ में आता है।" उन्होंने निरंतर रखा, "मूर के नियम से जुड़े मनमाने 2डी वैचारिक अवरोध को हटाकर, हम आईसी पैकेजों के डिजाइन, परीक्षण और निर्माण में सरलता से नया आयाम खोल सकते हैं। जब हमें इसकी सबसे अधिक आवश्यकता होती है - पोर्टेबल कंप्यूटिंग, मेमोरी कार्ड, स्मार्ट कार्ड, सेलुलर फोन और अन्य उपयोगों के लिए - हम मूर के नियम का जेड आयाम में पालन कर सकते हैं। यह पहली बार था जब किसी तकनीकी प्रकाशन में थ्रू-सिलिकॉन वाया शब्द का प्रयोग किया गया था।
थ्रू-सिलिकॉन थ्रू (टीएसवी) शब्द को ट्रू-सी टेक्नोलॉजीज के शोधकर्ताओं सर्गेई सवास्तिओक, ओ. सिनियाग्यूइन और ई. कोर्कज़िन्स्की द्वारा गढ़ा गया था, जिन्होंने 2000 में 3D [[ वेफर-स्तरीय पैकेजिंग ]] (डब्ल्यू एल.पी) समाधान के लिए टीएसवी विधि प्रस्तावित की थी।<ref>{{cite book |doi=10.1109/ISAPM.2000.869271 |chapter=Thru-silicon vias for 3D WLP |title=Proceedings International Symposium on Advanced Packaging Materials Processes, Properties and Interfaces (Cat. No.00TH8507) |year=2000 |last1=Savastionk |first1=S. |last2=Siniaguine |first2=O. |last3=Korczynski |first3=E. |pages=206–207 |isbn=0-930815-59-9 |s2cid=110397071 }}</ref> सावास्तिओक पश्चात में [http://www.allvia.com/news/0406_facility_opens.html अल्विया]इंक. के सह-संस्थापक और सीईओ बने। शुरुआत से ही, व्यवसाय योजना के बारे में उनकी दृष्टि सिलिकॉन इंटरकनेक्ट बनाने की थी क्योंकि ये वायर बॉन्ड पर महत्वपूर्ण प्रदर्शन सुधार प्रदान करते हैं। सावास्तिओक ने सॉलिड स्टेट टेक्नोलॉजी में विषय पर दो लेख प्रकाशित किए, पूर्व जनवरी 2000 में और फिर 2010 में। पहला लेख "मूर का नियम - द जेड डायमेंशन" जनवरी 2000 में सॉलिड स्टेट टेक्नोलॉजी पत्रिका में प्रकाशित हुआ था।<ref>{{cite journal |last1=Savastiouk |first1=Sergey |title=Z- दिशा में मूर का नियम|journal=Solid State Technology |date=January 2000 |volume=43 |issue=1 |page=84 }}</ref> इस लेख ने भविष्य में 2डी चिप स्टैकिंग से वेफर लेवल स्टैकिंग में संक्रमण के रूप में टीएसवी विकास के रोडमैप को रेखांकित किया। सिलिकॉन वायस के माध्यम से शीर्षक वाले वर्गों में से में, डॉ। सर्गेई सवास्तियौक ने लिखा, "प्रौद्योगिकियों में निवेश जो वेफर-लेवल वर्टिकल मिनिएचराइजेशन (वेफर थिनिंग) और वर्टिकल इंटीग्रेशन (सिलिकॉन वायस के माध्यम से) दोनों प्रदान करता है, अच्छी समझ में आता है।" उन्होंने निरंतर रखा, "मूर के नियम से जुड़े मनमाने 2डी वैचारिक अवरोध को हटाकर, हम आईसी पैकेजों के डिजाइन, परीक्षण और निर्माण में सरलता से नया आयाम खोल सकते हैं। जब हमें इसकी सबसे अधिक आवश्यकता होती है - पोर्टेबल कंप्यूटिंग, मेमोरी कार्ड, स्मार्ट कार्ड, सेलुलर फोन और अन्य उपयोगों के लिए - हम मूर के नियम का जेड आयाम में पालन कर सकते हैं। यह पहली बार था जब किसी तकनीकी प्रकाशन में थ्रू-सिलिकॉन वाया शब्द का प्रयोग किया गया था।


2007 के समय [[Toshiba|तोशिबा]], [[Aptina|आप्टिना]] और [[STMicroelectronics|एसटी माइक्रोइलेक्ट्रॉनिक]] सहित कंपनियों द्वारा टीएसवी का उपयोग करने वाले सीएमओएस इमेज सेंसर का व्यावसायीकरण किया गया था।{{ndash}}2008, तोशिबा ने चिप वाया (टीसीवी) के माध्यम से अपनी तकनीक का नामकरण किया। 3डी-स्टैक्ड [[ रैंडम एक्सेस मेमोरी ]] (रैम) का व्यवसायीकरण [[एल्पिडा मेमोरी]] द्वारा किया गया, जिसने पहले 8{{nbsp}सितंबर 2009 में [[गिबिबाइट]] [[गतिशील रैम]] चिप (चार [[डीडीआर3]] [[एसडीआरएएम]] डाइस के साथ ढेर) और जून 2011 में इसे निरंतर किया। [[टीएसएमसी]] ने जनवरी 2010 में टीएसवी तकनीक के साथ 3डी आईसी उत्पादन की योजना की घोषणा की।<ref name="Kada15">{{cite book |last1=Kada |first1=Morihiro |title=Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications |date=2015 |publisher=Springer |isbn=978-3-319-18675-7 |chapter=Research and Development History of Three-Dimensional Integration Technology |pages=15–8 |chapter-url=https://books.google.com/books?id=JaUvCwAAQBAJ&pg=PA15}}</ref> 2011 में, [[SK Hynix|एसके हाइनिक्स]]<nowiki> ने 16 प्रस्तुत किए{{nbsp}जीबी डीडीआर3 एसडीआरएएम (40 नैनोमीटर|40</nowiki>{{nbsp}}एनएम क्लास) टीएसवी तकनीक का उपयोग करके,<ref name="hynix">{{cite web |title=History: 2010s |url=https://www.skhynix.com/eng/about/history2010.jsp |website=[[SK Hynix]] |accessdate=19 July 2019}}</ref> [[सैमसंग इलेक्ट्रॉनिक्स]]<nowiki> ने 3डी-स्टैक्ड 32 प्रस्तुत किया {{nbsp}जीबी डीडीआर3 (32 नैनोमीटर|30</nowiki>{{nbsp}}एनएम क्लास) सितंबर में टीएसवी पर आधारित थी, और फिर सैमसंग और [[ माइक्रोन प्रौद्योगिकी ]] ने अक्टूबर में टीएसवी-आधारित [[हाइब्रिड मेमोरी क्यूब]] (एचएमसी) तकनीक की घोषणा की।<ref name="Kada15"/> एसके हाइनिक्स ने 2013 में टीएसवी तकनीक पर आधारित पहली हाई बैंडविड्थ मेमोरी (एचबीएम) चिप का निर्माण किया।<ref name="hynix"/>
2007 के समय [[Toshiba|तोशिबा]], [[Aptina|आप्टिना]] और [[STMicroelectronics|एसटी माइक्रोइलेक्ट्रॉनिक]] सहित कंपनियों द्वारा टीएसवी का उपयोग करने वाले सीएमओएस इमेज सेंसर का व्यावसायीकरण किया गया था।{{ndash}}2008, तोशिबा ने चिप वाया (टीसीवी) के माध्यम से अपनी तकनीक का नामकरण किया। 3डी-स्टैक्ड [[ रैंडम एक्सेस मेमोरी ]] (रैम) का व्यवसायीकरण [[एल्पिडा मेमोरी]]<nowiki> द्वारा किया गया, जिसने पूर्व 8{{nbsp}सितंबर 2009 में </nowiki>[[गिबिबाइट]] [[गतिशील रैम]] चिप (चार [[डीडीआर3]] [[एसडीआरएएम]] डाइस के साथ ढेर) और जून 2011 में इसे निरंतर किया। [[टीएसएमसी]] ने जनवरी 2010 में टीएसवी तकनीक के साथ 3डी आईसी उत्पादन की योजना की घोषणा की।<ref name="Kada15">{{cite book |last1=Kada |first1=Morihiro |title=Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications |date=2015 |publisher=Springer |isbn=978-3-319-18675-7 |chapter=Research and Development History of Three-Dimensional Integration Technology |pages=15–8 |chapter-url=https://books.google.com/books?id=JaUvCwAAQBAJ&pg=PA15}}</ref> 2011 में, [[SK Hynix|एसके हाइनिक्स]]<nowiki> ने 16 प्रस्तुत किए{{nbsp}जीबी डीडीआर3 एसडीआरएएम (40 नैनोमीटर|40</nowiki>{{nbsp}}एनएम क्लास) टीएसवी तकनीक का उपयोग करके,<ref name="hynix">{{cite web |title=History: 2010s |url=https://www.skhynix.com/eng/about/history2010.jsp |website=[[SK Hynix]] |accessdate=19 July 2019}}</ref> [[सैमसंग इलेक्ट्रॉनिक्स]]<nowiki> ने 3डी-स्टैक्ड 32 प्रस्तुत किया {{nbsp}जीबी डीडीआर3 (32 नैनोमीटर|30</nowiki>{{nbsp}}एनएम क्लास) सितंबर में टीएसवी पर आधारित थी, और फिर सैमसंग और [[ माइक्रोन प्रौद्योगिकी ]] ने अक्टूबर में टीएसवी-आधारित [[हाइब्रिड मेमोरी क्यूब]] (एचएमसी) तकनीक की घोषणा की।<ref name="Kada15"/> एसके हाइनिक्स ने 2013 में टीएसवी तकनीक पर आधारित पहली हाई बैंडविड्थ मेमोरी (एचबीएम) चिप का निर्माण किया।<ref name="hynix"/>




Revision as of 00:10, 19 June 2023

उच्च बैंडविड्थ मेमोरी (एचबीएम) इंटरफ़ेस के साथ संयोजन में स्टैक्ड डायनेमिक रैंडम-एक्सेस मेमोरी-डाइस द्वारा उपयोग किए जाने वाले टीएसवी

इलेक्ट्रॉनिक यन्त्रशास्त्र में, थ्रू-सिलिकॉन थ्रू (टीएसवी) या थ्रू-चिप थ्रू वर्टिकल बिजली का संपर्क (वाया (इलेक्ट्रॉनिक्स)) है जो पूरी प्रकार से सिलिकॉन बिस्किट या डाई (एकीकृत परिपथ) से होकर गुजरता है। टीएसवी उच्च-प्रदर्शन इंटरकनेक्ट तकनीक हैं जिनका उपयोग 3D पैकेज और त्रि-आयामी एकीकृत परिपथ | 3D एकीकृत परिपथ बनाने के लिए तार का बंधन | वायर-बॉन्ड और पलटें काटना ्स के विकल्प के रूप में किया जाता है। पैकेज पर पैकेज | पैकेज-ऑन-पैकेज जैसे विकल्पों की तुलना में, इंटरकनेक्ट और डिवाइस घनत्व अधिक अधिक है, और कनेक्शन की लंबाई कम हो जाती है।

वर्गीकरण

वाया-फर्स्ट, थ्रू-मिडिल और वाया-लास्ट टीएसवी को विज़ुअलाइज़ करना

निर्माण प्रक्रिया द्वारा निर्धारित, तीन भिन्न-भिन्न प्रकार के टीएसवी उपस्थित हैं: व्यक्तिगत घटक (अवरोध, संधारित्र , रेसिस्टर्स, आदि) से पूर्व थ्रू-फर्स्ट टीएसवी को गढ़ा जाता है (लाइन का फ्रंट एंड, फेओल ), थ्रू-मिडल टीएसवी हैं भिन्न-भिन्न घटक के पैटर्न के पश्चात गढ़ा जाता है, किन्तु धातु की परतों से पूर्व (पंक्ति के पीछे का अंत | बैक-एंड-ऑफ-लाइन, बीईओएल), और बीईओएल प्रक्रिया के पश्चात (या उसके दौरान) थ्रू-लास्ट टीएसवी प्रस्तुत किए जाते हैं।[1][2] वाया-मिडल टीएसवी वर्तमान में उन्नत 3D IC के साथ-साथ जड़ना स्टैक के लिए लोकप्रिय विकल्प है।[2][3]

फ्रंट एंड ऑफ लाइन (एफईओएल) के माध्यम से टीएसवी को इलेक्ट्रॉनिक डिजाइन स्वचालन और मैन्युफैक्चरिंग चरणों के समय सावधानी पूर्वक हिसाब देना होगा। ऐसा इसलिए है क्योंकि टीएसवी तनाव (यांत्रिकी) को प्रेरित करते हैं। फेओल परत में थर्मो-मैकेनिकल तनाव, जिससे ट्रांजिस्टर-ट्रांजिस्टर तर्क व्यवहार प्रभावित होता है।[4]


अनुप्रयोग

छवि संवेदक

सीएमओएस छवि संवेदक (सीआईएस) वॉल्यूम निर्माण में टीएसवी (एस) को अपनाने वाले पूर्व अनुप्रयोगों में से थे। प्रारंभिक सीआईएस अनुप्रयोगों में, टीएसवी इमेज सेंसर वेफर के पीछे इंटरकनेक्ट बनाने, वायर बॉन्ड को खत्म करने और कम फॉर्म फैक्टर और उच्च-घनत्व इंटरकनेक्ट की अनुमति देने के लिए बनाए गए थे। चिप स्टैकिंग केवल बैक-इलुमिनेटेड सेंसर | बैकसाइड इल्युमिनेटेड (बीएसआई) सीआईएस के आगमन के साथ आया, और इसमें पारंपरिक फ्रंट-साइड रोशनी से लेंस, परिपथरी और फोटोडायोड के क्रम को उलटना सम्मिलित था जिससे कि लेंस के माध्यम से आने वाली रोशनी पूर्व हिट हो फोटोडायोड और फिर परिपथरी। यह फोटोडायोड वेफर को फ्लिप करके, बैकसाइड को पतला करके, और फिर परिधि के चारों ओर इंटरकनेक्ट के रूप में टीएसवी के साथ डायरेक्ट ऑक्साइड बॉन्ड का उपयोग करके रीडआउट लेयर के शीर्ष पर बॉन्डिंग करके पूरा किया गया था।[5]


3डी पैकेज

3डी पैकेज (पैकेज में प्रणाली, मल्टी-चिप मॉड्यूल, आदि) में दो या अधिक चिप्स (एकीकृत परिपथ) होते हैं जो लंबवत रूप से ढेर होते हैं जिससे कि वे कम जगह घेरें और/या अधिक कनेक्टिविटी हो। आईबीएम की सिलिकॉन कैरियर पैकेजिंग टेक्नोलॉजी में वैकल्पिक प्रकार का 3डी पैकेज पाया जा सकता है, जहां आईसी को ढेर नहीं किया जाता है, किन्तुपैकेज में कई आईसी को साथ जोड़ने के लिए टीएसवी युक्त वाहक सब्सट्रेट का उपयोग किया जाता है। अधिकांश 3डी पैकेजों में, स्टैक्ड चिप्स को उनके किनारों के साथ साथ तारित किया जाता है; यह एज वायरिंग पैकेज की लंबाई और चौड़ाई को थोड़ा बढ़ा देती है और सामान्यतःचिप्स के बीच अतिरिक्त "इंटरपोजर" परत की आवश्यकता होती है। कुछ नए 3D पैकेजों में, टीएसवी चिप्स की बॉडी के माध्यम से वर्टिकल कनेक्शन बनाकर एज वायरिंग को प्रतिस्थापित करते हैं। परिणामी पैकेज में कोई अतिरिक्त लंबाई या चौड़ाई नहीं है। क्योंकि किसी इंटरपोजर की आवश्यकता नहीं है, टीएसवी 3D पैकेज एज-वायर्ड 3D पैकेज की तुलना में चापलूसी भी कर सकता है। इस टीएसवी तकनीक को कभी-कभी टीएसएस (थ्रू-सिलिकॉन स्टैकिंग या थ्रू-सिलिकॉन स्टैकिंग) भी कहा जाता है।

3डी इंटीग्रेटेड परिपथ

तीन आयामी एकीकृत परिपथ (3डी आईसी) एकल एकीकृत परिपथ है जिसे सिलिकन वेफर्स और डाइज को स्टैक करके बनाया गया है और उन्हें लंबवत रूप से आपस में जोड़ा जाता है जिससे कि वे एकल उपकरण के रूप में व्यवहार करें। टीएसवी तकनीक का उपयोग करके, 3D IC छोटे से "पदचिह्न" में अधिक कार्य क्षमता पैक कर सकते हैं। ढेर में विभिन्न उपकरण विषम हो सकते हैं, उदा। सीएमओएस लॉजिक, डायनेमिक रैंडम-एक्सेस मेमोरी और III-V सामग्री को ही IC में संयोजित करना। इसके अतिरिक्त, डिवाइस के माध्यम से महत्वपूर्ण विद्युत पथों को अधिक छोटा किया जा सकता है, जिससे तीव्रता से संचालन हो सकता है। वाइड I/O 3D द्राम मेमोरी मानक (जेडईसी जेईएसडी229) में डिज़ाइन में टीएसवी सम्मिलित है।[6]


इतिहास

Further information: त्रि-आयामी एकीकृत सर्किट § इतिहास

टीएसवी अवधारणा की उत्पत्ति का पता विलियम शॉक्ले के पेटेंट सेमीकंडक्टिव वेफर और 1958 में फाइल करने की विधि से लगाया जा सकता है और 1962 में प्रदान किया गया था।[7][8] जिसे आईबीएम के शोधकर्ताओं मर्लिन स्मिथ और इमानुएल स्टर्न द्वारा 1964 में दायर किए गए और 1967 में प्रदान किए गए सेमीकंडक्टर वेफर्स में थ्रू-कनेक्शन बनाने के अपने पेटेंट तरीकों के साथ विकसित किया गया था।[9][10] उत्तरार्द्ध सिलिकॉन के माध्यम से छेद नक़्क़ाशी के लिए विधि का वर्णन करता है।[11] टीएसवी को मूल रूप से 3D एकीकरण के लिए डिज़ाइन नहीं किया गया था, किन्तु टीएसवी पर आधारित पूर्व 3D चिप्स का आविष्कार पश्चात में 1980 के दशक में किया गया था।[12] 1980 के दशक में जापान में टीएसवी प्रक्रिया के साथ पूर्व त्रि-आयामी एकीकृत परिपथ (3D IC) स्टैक्ड चिप्स सेमीकंडक्टर डिवाइस का निर्माण का आविष्कार किया गया था। हिताची ने 1983 में जापानी पेटेंट दायर किया, उसके पश्चात 1984 में द्रोह ने। 1986 में, फुजित्सु ने टीएसवी का उपयोग करके स्टैक्ड चिप संरचना का वर्णन करते हुए जापानी पेटेंट दायर किया।[13] 1989 में, तोहोकू विश्वविद्यालय के मित्सुमसा कोयोनागी ने टीएसवी के साथ वेफर-टू-वेफर बॉन्डिंग की तकनीक का बीड़ा उठाया, जिसका उपयोग उन्होंने 1989 में 3डी बड़े पैमाने पर एकीकरण चिप बनाने के लिए किया।[13][14][15] 1999 में, जापान में एसोसिएशन ऑफ़ सुपर-एडवांस्ड इलेक्ट्रॉनिक्स टेक्नोलॉजीज (एक सेट) ने टीएसवी तकनीक का उपयोग करके 3D IC चिप्स के विकास का वित्तपोषण प्रारंभ किया, जिसे उच्च घनत्व इलेक्ट्रॉनिक प्रणाली इंटीग्रेशन टेक्नोलॉजी प्रोजेक्ट पर R & D कहा जाता है।[13][16] तोहोकू विश्वविद्यालय में कोयनागी समूह ने 1999 में तीन-परत स्टैक्ड इमेज सेंसर चिप, 2000 में तीन-परत मेमोरी चिप, 2001 में तीन-परत कृत्रिम रेटिना चिप, 2002 में तीन-परत माइक्रोप्रोसेसर बनाने के लिए टीएसवी तकनीक का उपयोग किया। 2005 में दस-परत मेमोरी चिप।[14]

इंटर-चिप थ्रू (आईसीवी) विधि 1997 में फ्राउनहोफर सोसायटी द्वारा विकसित की गई थी–पीटर रेम, डी बोलमैन, आर ब्रौन, आर बुचनर, यू काओ-मिन्ह, मैनफ्रेड एंजेलहार्ट और अर्मिन क्लम्प सहित सीमेंस अनुसंधान दल।[17] यह टीएसवी प्रक्रिया का रूपांतर था, और पश्चात में इसे गिरावट (ठोस तरल अंतर-प्रसार) तकनीक कहा गया।[18] थ्रू-सिलिकॉन थ्रू (टीएसवी) शब्द को ट्रू-सी टेक्नोलॉजीज के शोधकर्ताओं सर्गेई सवास्तिओक, ओ. सिनियाग्यूइन और ई. कोर्कज़िन्स्की द्वारा गढ़ा गया था, जिन्होंने 2000 में 3D वेफर-स्तरीय पैकेजिंग (डब्ल्यू एल.पी) समाधान के लिए टीएसवी विधि प्रस्तावित की थी।[19] सावास्तिओक पश्चात में अल्वियाइंक. के सह-संस्थापक और सीईओ बने। शुरुआत से ही, व्यवसाय योजना के बारे में उनकी दृष्टि सिलिकॉन इंटरकनेक्ट बनाने की थी क्योंकि ये वायर बॉन्ड पर महत्वपूर्ण प्रदर्शन सुधार प्रदान करते हैं। सावास्तिओक ने सॉलिड स्टेट टेक्नोलॉजी में विषय पर दो लेख प्रकाशित किए, पूर्व जनवरी 2000 में और फिर 2010 में। पहला लेख "मूर का नियम - द जेड डायमेंशन" जनवरी 2000 में सॉलिड स्टेट टेक्नोलॉजी पत्रिका में प्रकाशित हुआ था।[20] इस लेख ने भविष्य में 2डी चिप स्टैकिंग से वेफर लेवल स्टैकिंग में संक्रमण के रूप में टीएसवी विकास के रोडमैप को रेखांकित किया। सिलिकॉन वायस के माध्यम से शीर्षक वाले वर्गों में से में, डॉ। सर्गेई सवास्तियौक ने लिखा, "प्रौद्योगिकियों में निवेश जो वेफर-लेवल वर्टिकल मिनिएचराइजेशन (वेफर थिनिंग) और वर्टिकल इंटीग्रेशन (सिलिकॉन वायस के माध्यम से) दोनों प्रदान करता है, अच्छी समझ में आता है।" उन्होंने निरंतर रखा, "मूर के नियम से जुड़े मनमाने 2डी वैचारिक अवरोध को हटाकर, हम आईसी पैकेजों के डिजाइन, परीक्षण और निर्माण में सरलता से नया आयाम खोल सकते हैं। जब हमें इसकी सबसे अधिक आवश्यकता होती है - पोर्टेबल कंप्यूटिंग, मेमोरी कार्ड, स्मार्ट कार्ड, सेलुलर फोन और अन्य उपयोगों के लिए - हम मूर के नियम का जेड आयाम में पालन कर सकते हैं। यह पहली बार था जब किसी तकनीकी प्रकाशन में थ्रू-सिलिकॉन वाया शब्द का प्रयोग किया गया था।

2007 के समय तोशिबा, आप्टिना और एसटी माइक्रोइलेक्ट्रॉनिक सहित कंपनियों द्वारा टीएसवी का उपयोग करने वाले सीएमओएस इमेज सेंसर का व्यावसायीकरण किया गया था।–2008, तोशिबा ने चिप वाया (टीसीवी) के माध्यम से अपनी तकनीक का नामकरण किया। 3डी-स्टैक्ड रैंडम एक्सेस मेमोरी (रैम) का व्यवसायीकरण एल्पिडा मेमोरी द्वारा किया गया, जिसने पूर्व 8{{nbsp}सितंबर 2009 में गिबिबाइट गतिशील रैम चिप (चार डीडीआर3 एसडीआरएएम डाइस के साथ ढेर) और जून 2011 में इसे निरंतर किया। टीएसएमसी ने जनवरी 2010 में टीएसवी तकनीक के साथ 3डी आईसी उत्पादन की योजना की घोषणा की।[21] 2011 में, एसके हाइनिक्स ने 16 प्रस्तुत किए{{nbsp}जीबी डीडीआर3 एसडीआरएएम (40 नैनोमीटर|40 एनएम क्लास) टीएसवी तकनीक का उपयोग करके,[22] सैमसंग इलेक्ट्रॉनिक्स ने 3डी-स्टैक्ड 32 प्रस्तुत किया {{nbsp}जीबी डीडीआर3 (32 नैनोमीटर|30 एनएम क्लास) सितंबर में टीएसवी पर आधारित थी, और फिर सैमसंग और माइक्रोन प्रौद्योगिकी ने अक्टूबर में टीएसवी-आधारित हाइब्रिड मेमोरी क्यूब (एचएमसी) तकनीक की घोषणा की।[21] एसके हाइनिक्स ने 2013 में टीएसवी तकनीक पर आधारित पहली हाई बैंडविड्थ मेमोरी (एचबीएम) चिप का निर्माण किया।[22]


संदर्भ

  1. ↑ 2009 International Technology Roadmap for Semiconductors (ITRS). 5 September 2009. pp. 4–5.
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  3. ↑ Beyne, Eric (June 2016). "The 3-D Interconnect Technology Landscape". IEEE Design & Test. 33 (3): 8–20. doi:10.1109/mdat.2016.2544837. S2CID 29564868.
  4. ↑ Lim, Sung Kyu (2013). Design for High Performance, Low Power, and Reliable 3D Integrated Circuits. doi:10.1007/978-1-4419-9542-1. ISBN 978-1-4419-9541-4.
  5. ↑ F. von Trapp, The Future Of Image Sensors is Chip Stacking http://www.3dincites.com/2014/09/future-image-sensors-chip-stacking
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  20. ↑ Savastiouk, Sergey (January 2000). "Z- दिशा में मूर का नियम". Solid State Technology. 43 (1): 84.
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  22. ↑ 22.0 22.1 "History: 2010s". SK Hynix. Retrieved 19 July 2019.


बाहरी संबंध

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