राइट ईच: Difference between revisions

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मार्गरेट राइट जेनकींस; 1936–2018

राइट ईच (राइट-जेनकिंस ईच भी) ट्रांजिस्टर, माइक्रोप्रोसेसर, मेमोरी और अन्य घटकों को बनाने के लिए उपयोग किए जाने वाले <100>- और <111>-ओरिएंटेड, पी- और एन-टाइप सिलिकॉन वेफर्स में दोषों को प्रकट करने के लिए एक तरजीही ईच है। मूर के कानून द्वारा भविष्यवाणी की गई पथ के साथ प्रगति के लिए ऐसे दोषों को प्रकट करना, पहचानना और उपचार करना आवश्यक है। इसे 1976 में मार्गरेट राइट जेनकिंस (1936-2018) द्वारा फीनिक्स, AZ में मोटोरोला इंक में अनुसंधान और विकास में काम करते हुए विकसित किया गया था। यह 1977 में प्रकाशित हुआ था।[1]यह :wikt:etchant न्यूनतम सतह खुरदरापन या बाहरी गड्ढे के साथ स्पष्ट रूप से परिभाषित ऑक्सीकरण-प्रेरित स्टैकिंग दोष, अव्यवस्था, भंवर और स्ट्रिएशन को प्रकट करता है। इन दोषों को तैयार अर्धचालक उपकरणों (जैसे ट्रांजिस्टर) में शॉर्ट्स और वर्तमान रिसाव के ज्ञात कारण हैं, यदि वे पृथक जंक्शनों में आते हैं। कमरे के तापमान पर अपेक्षाकृत कम ईच दर (~1 माइक्रोमीटर प्रति मिनट) ईच नियंत्रण प्रदान करती है। इस वगैरह का लंबा शैल्फ जीवन समाधान को बड़ी मात्रा में संग्रहीत करने की अनुमति देता है।[1]


खोदना सूत्र

राइट ईच की संरचना इस प्रकार है:

  • 5 मोल CrO का 30 मिली3 (2 मिलीलीटर पानी में 1 ग्राम क्रोमियम ट्राइऑक्साइड मिलाएं; संख्या संदिग्ध रूप से गोल है क्योंकि क्रोमियम ट्राइऑक्साइड का आणविक भार लगभग 100 है)।

घोल को मिलाने में, पहले दिए गए पानी की मात्रा में कॉपर नाइट्रेट को घोलने से सबसे अच्छे परिणाम प्राप्त होते हैं; अन्यथा मिश्रण का क्रम महत्वपूर्ण नहीं है।

नक़्क़ाशी तंत्र

राइट ईच लगातार सिलिकॉन सतहों पर सामान्य दोषों के अच्छी तरह से परिभाषित ईच आंकड़े पैदा करता है। इस विशेषता को सूत्र में चयनित रसायनों की परस्पर क्रियाओं के लिए जिम्मेदार ठहराया गया है। रॉबिंस और श्वार्ट्ज[2][3][4]एक एचएफ, एचएनओ का उपयोग करके विस्तार से सिलिकॉन की रासायनिक नक़्क़ाशी का वर्णन किया3 और वह2ओ सिस्टम; और एक एचएफ, एचएनओ3, एच2ओ और सीएच3COOH (एसिटिक एसिड) प्रणाली। संक्षेप में, सिलिकॉन की नक़्क़ाशी एक दो-चरणीय प्रक्रिया है। सबसे पहले, सिलिकॉन की ऊपरी सतह को एक उपयुक्त ऑक्सीकरण एजेंट (ओं) द्वारा घुलनशील ऑक्साइड में परिवर्तित किया जाता है। फिर परिणामी ऑक्साइड परत को एक उपयुक्त विलायक, आमतौर पर एचएफ में घोलकर सतह से हटा दिया जाता है। नक़्क़ाशी चक्र के दौरान यह एक सतत प्रक्रिया है। एक क्रिस्टल दोष को चित्रित करने के लिए, दोष क्षेत्र को आसपास के क्षेत्र की तुलना में धीमी या तेज दर पर ऑक्सीकृत किया जाना चाहिए जिससे अधिमान्य नक़्क़ाशी प्रक्रिया के दौरान एक टीला या गड्ढा बन जाए।

वर्तमान प्रणाली में, सिलिकॉन HNO के साथ ऑक्सीकृत होता है3, सीआरओ3 समाधान (जिसमें इस मामले में Cr2O72− डाइक्रोमेट आयन, चूंकि पीएच कम है - क्रोमिक एसिड में चरण आरेख देखें) और Cu (NO)3)2. डाइक्रोमेट आयन, एक मजबूत ऑक्सीकरण एजेंट, को प्रमुख ऑक्सीकरण एजेंट माना जाता है। HNO का अनुपात3 सीआरओ को3 सूत्र में वर्णित समाधान एक बेहतर नक़्क़ाशीदार सतह का उत्पादन करता है। अन्य अनुपात कम वांछनीय फ़िनिश उत्पन्न करते हैं। क्यू की एक छोटी राशि के अलावा के साथ (NO3)2, दोष की परिभाषा को बढ़ाया गया था। इसलिए, यह माना जाता है कि Cu (NO3)2 दोष स्थल पर स्थानीय अंतर ऑक्सीकरण दर को प्रभावित करता है। एसिटिक एसिड मिलाने से नक़्क़ाशीदार सिलिकॉन की पृष्ठभूमि सतह को एक चिकनी फिनिश मिली। यह सिद्धांत है कि इस प्रभाव को एसिटिक एसिड की गीली क्रिया के लिए जिम्मेदार ठहराया जाता है जो नक़्क़ाशी के दौरान बुलबुले के गठन को रोकता है।

दोष दिखाने के लिए सभी प्रायोगिक तरजीही नक़्क़ाशी साफ और ऑक्सीकृत वेफर्स पर की गई थी। 75 मिनट के लिए भाप में 1200 डिग्री सेल्सियस पर सभी ऑक्सीकरण किए गए। चित्र 1 (ए) 30 मिनट राइट ईच के बाद <100>-उन्मुख वेफर्स में ऑक्सीकरण-प्रेरित स्टैकिंग दोष दिखाता है, (बी) और (सी) क्रमशः <100>- और <111>-उन्मुख वेफर्स पर 20 मिनट के बाद अव्यवस्था गड्ढे दिखाता है राइट नक़्क़ाशी।[1]

चित्र 1 (ए), (बी), (सी)[1]

चित्र 1 (ए) 30 मिनट राइट ईच के बाद एक <100>-उन्मुख, 7-10 Ω-सेमी, बोरॉन-डोप्ड वेफर पर ऑक्सीकरण-प्रेरित स्टैकिंग दोष दिखाता है (इस चित्र में एक तीर प्रतिच्छेद करने वाले दोषों के आकार को इंगित करता है सतह, जबकि बी बल्क दोषों की ओर इशारा करता है)। चित्र 1 (बी) और (सी) क्रमशः 20 मिनट राइट ईच के बाद <100>- और <111>-उन्मुख वेफर्स पर अव्यवस्था के गड्ढे दिखाते हैं।[1]


सारांश

यह ईच प्रक्रिया पूर्व-संसाधित पॉलिश सिलिकॉन बिस्किट ्स की अखंडता का निर्धारण करने या वेफर प्रसंस्करण के दौरान किसी भी बिंदु पर प्रेरित होने वाले दोषों को प्रकट करने का एक त्वरित और विश्वसनीय तरीका है। यह प्रदर्शित किया गया है कि राइट ईच स्टैकिंग दोषों और डिस्लोकेशन ईच के आंकड़ों को प्रकट करने में श्रेष्ठ है जब इसकी तुलना सिर्टल नक़्क़ाशी द्वारा प्रकट की गई[5]और सेको नक़्क़ाशी।[6] विभिन्न वेफर प्रसंस्करण चरणों में विद्युत उपकरणों के विफलता विश्लेषण में इस नक़्क़ाशी का व्यापक रूप से उपयोग किया जाता है।[7][8]इसकी तुलना में, सिलिकॉन क्रिस्टल में दोषों को प्रकट करने के लिए राइट ईचेंट अक्सर पसंदीदा एचेंट था।[7][8]

चित्र 2 (ए), (बी), (सी): राइट ईच तुलना माइक्रोग्राफ[1]

चित्र 2 क्रमशः राइट ईच, सेको और सिर्टल ईच के बाद <100>-ओरिएंटेड वेफर्स पर ऑक्सीकरण-प्रेरित स्टैकिंग फॉल्ट डेलिनेशन की तुलना दिखाता है।[1] 

चित्र 3 राइट ईच, सेको और सिर्टल ईच के बाद <100>-उन्मुख वेफर्स पर अव्यवस्था गड्ढों के चित्रण की तुलना दिखाता है। अंतिम चित्र 4 क्रमशः राइट ईच, सेको और सिर्टल ईच के साथ नक़्क़ाशी के बाद <111>-उन्मुख वेफर पर प्रकट हुए अव्यवस्था गड्ढों की तुलना दिखाता है।[1]
चित्र 3 (ए), (बी), (सी): राइट ईच तुलना माइक्रोग्राफ[1]

चित्रा 3 ऑक्सीकरण और तरजीही नक़्क़ाशी के बाद <100>-उन्मुख, 10-20 Ω-सेमी, बोरॉन डोप्ड वेफर पर अव्यवस्था चित्रण की तुलना दिखाता है। (ए) 20 मिनट राइट ईच के बाद, (बी) 10 मिनट सेको ईच और (सी) 6 मिनट सिर्टल ईच।[1]

चित्र 4 (ए), (बी), (सी): राइट ईच तुलना माइक्रोग्राफ[1]

चित्रा 4 ऑक्सीकरण और अधिमान्य नक़्क़ाशी के बाद एक <111>-उन्मुख, 10-20 Ω-सेमी, बोरॉन-डोप्ड वेफर पर अव्यवस्था चित्रण की तुलना दिखाता है। (ए) 10 मिनट राइट ईच के बाद, (बी) 10 मिनट सेको ईच और (सी) 3 मिनट सिर्टल ईच। तीर पर्ची की दिशा का संकेत देते हैं।[1]


संदर्भ

  1. ↑ 1.00 1.01 1.02 1.03 1.04 1.05 1.06 1.07 1.08 1.09 1.10 1.11 Wright Jenkins, Margaret (May 1977) [1976-08-27, 1976-12-16]. "A New Preferential Etch for Defects in Silicon Crystals". Journal of the Electrochemical Society. Motorola Incorporated, Motorola Semiconductor Products Group, Phoenix, Arizona, USA: The Electrochemical Society (ECS). 124 (5): 757–759. doi:10.1149/1.2133401. Retrieved 2019-04-06.
  2. ↑ Robbins, Harry; Schwartz, Bertram (June 1959) [1958-04-30]. "Chemical Etching of Silicon: Part I. The System HF, HNO3, H2O, and HC2H3O2". Journal of the Electrochemical Society. The Electrochemical Society (ECS). 106 (6): 505–508. doi:10.1149/1.2427397.
  3. ↑ Robbins, Harry; Schwartz, Bertram (February 1960) [1959-04-06]. "Chemical Etching of Silicon: Part II. The System HF, HNO3, H2O, and HC2H3O2". Journal of the Electrochemical Society. The Electrochemical Society (ECS). 107 (2): 108–111. doi:10.1149/1.2427617.
  4. ↑ Robbins, Harry; Schwartz, Bertram (August 1961) [1960-08-08, 1960-12-28]. "Chemical Etching of Silicon: Part III. A Temperature Study in the Acid System". Journal of the Electrochemical Society. The Electrochemical Society (ECS). 108 (4): 365–372. doi:10.1149/1.2428090.
  5. ↑ Sirtl, Erhard; Adler, Annemarie (August 1961). "Chromsäure-Flussäure als Spezifisches System zur Ätzgrubenentwicklung auf Silizium". Zeitschrift für Metallkunde (ZfM) (in Deutsch). 52 (8): 529–534. NAID 10011334657.
  6. ↑ Secco d'Aragona, F. (July 1972) [1971-12-20, 1972-03-03]. "Dislocation Etch for (100) Planes in Silicon". Journal of the Electrochemical Society. The Electrochemical Society (ECS). 119 (7): 948–951. doi:10.1149/1.2404374.
  7. ↑ 7.0 7.1 Su, Garth K.; Jin, Da; Kim, Sung-Rae; Chan, Tze-Ho; Balan, Hari; Lin, Yung-Tao; Han, Kyung-Joon; Hsia, Steve (December 2003). "CMOS: Defect Avoidance - Pipeline Defects in Flash Devices Associated with Rings OSF" (PDF). Semiconductor Manufacturing: 144–151. Archived from the original (PDF) on 2016-03-03. Retrieved 2019-04-06.
  8. ↑ 8.0 8.1 "Chapter 6". Defect Etching in Silicon. 2002. Archived from the original on 2019-04-06. Retrieved 2019-04-06.
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