लेआउट बनाम योजनाबद्ध
लेआउट बनाम योजनाबद्ध (LVS) इलेक्ट्रॉनिक डिजाइन स्वचालन (EDA) सत्यापन सॉफ़्टवेयर का वर्ग है जो यह निर्धारित करता है कि कोई विशेष एकीकृत सर्किट लेआउट डिज़ाइन के मूल योजनाबद्ध या सर्किट आरेख से मेल खाता है या नहीं।
पृष्ठभूमि
एक सफल डिजाइन नियम जांच (डीआरसी) सुनिश्चित करता है कि लेआउट दोषरहित निर्माण के लिए डिजाइन/आवश्यक नियमों के अनुरूप है। हालाँकि, यह गारंटी नहीं देता है कि क्या यह वास्तव में उस सर्किट का प्रतिनिधित्व करता है जिसे आप बनाना चाहते हैं। यहीं पर LVS चेक का उपयोग किया जाता है।
इस तरह के कार्यक्रमों की आवश्यकता आईसी के इतिहास में अपेक्षाकृत जल्दी पहचानी गई थी, और इस तुलना को करने के लिए कार्यक्रम 1975 की शुरुआत में लिखे गए थे।[1] ये शुरुआती कार्यक्रम मुख्य रूप से ग्राफ समरूपता के स्तर पर संचालित होते थे, यह जाँचते हुए कि क्या योजनाबद्ध और लेआउट वास्तव में समान थे। डिजिटल लॉजिक के आगमन के साथ, यह बहुत अधिक प्रतिबंधात्मक था, क्योंकि वास्तव में एक ही कार्य को कई अलग-अलग (और गैर-आइसोमॉर्फिक) तरीकों से लागू किया जा सकता है। इसलिए, LVS को औपचारिक तुल्यता जाँच द्वारा संवर्धित किया गया है, जो जाँचता है कि क्या दो सर्किट समरूपता की माँग किए बिना बिल्कुल समान कार्य करते हैं।[2]
चेक
LVS चेकिंग सॉफ्टवेयर लेआउट के खींचे हुए आकार को पहचानता है जो सर्किट के विद्युत घटकों के साथ-साथ उनके बीच के कनेक्शन का प्रतिनिधित्व करता है। इस netlist की तुलना LVS सॉफ्टवेयर द्वारा समान योजनाबद्ध या सर्किट डायग्राम की नेटलिस्ट से की जाती है।
LVS जाँच में निम्नलिखित तीन चरण शामिल हैं:
- एक्सट्रैक्शन: सॉफ्टवेयर प्रोग्राम एक डेटाबेस फाइल लेता है जिसमें लेआउट के दौरान सर्किट का प्रतिनिधित्व करने के लिए खींची गई सभी परतें होती हैं। इसके बाद यह कई क्षेत्र आधारित तार्किक संचालन के माध्यम से डाटाबेस चलाता है ताकि ड्राइंग में उनके निर्माण की परतों द्वारा दर्शाए गए सेमीकंडक्टर घटकों को निर्धारित किया जा सके। क्षेत्र आधारित लॉजिकल ऑपरेशंस पॉलीगॉन क्षेत्रों को इनपुट के रूप में उपयोग करते हैं और इन ऑपरेशंस से आउटपुट पॉलीगॉन क्षेत्र उत्पन्न करते हैं। इन परिचालनों का उपयोग उपकरण पहचान परतों, इन उपकरणों के टर्मिनलों, वायरिंग कंडक्टरों और संरचनाओं के माध्यम से, और पिनों के स्थानों (जिसे श्रेणीबद्ध कनेक्शन बिंदुओं के रूप में भी जाना जाता है) को परिभाषित करने के लिए किया जाता है। उपकरणों को बनाने वाली परतों में विभिन्न माप किए जा सकते हैं और इन मापों को इन उपकरणों से जोड़ा जा सकता है। परतें जो अच्छी वायरिंग (कंडक्टर) का प्रतिनिधित्व करती हैं, आमतौर पर धातुओं से बनी होती हैं और कहलाती हैं। इन परतों के बीच लंबवत कनेक्शन को अक्सर वायस कहा जाता है।
- रिडक्शन: रिडक्शन के दौरान सॉफ्टवेयर निकाले गए घटकों को यदि संभव हो तो श्रृंखला और समानांतर संयोजनों में जोड़ता है और लेआउट डेटाबेस का एक नेटलिस्ट प्रतिनिधित्व उत्पन्न करता है। इसी तरह की कटौती स्रोत योजनाबद्ध नेटलिस्ट पर की जाती है।
- तुलना: निकाली गई लेआउट नेटलिस्ट की तुलना सर्किट योजनाबद्ध से ली गई नेटलिस्ट से की जाती है। यदि दो नेटलिस्ट मेल खाते हैं, तो सर्किट LVS चेक पास करता है। इस समय इसे LVS क्लीन कहा जाता है। (गणितीय रूप से, लेआउट और योजनाबद्ध नेटलिस्ट की तुलना एक ग्राफ़ आइसोमोर्फिज़्म जाँच करके की जाती है, यह देखने के लिए कि क्या वे समतुल्य हैं।)
ज्यादातर मामलों में लेआउट LVS को पहली बार पास नहीं करेगा जिसके लिए लेआउट इंजीनियर को LVS सॉफ़्टवेयर की रिपोर्ट की जांच करने और लेआउट में परिवर्तन करने की आवश्यकता होगी। LVS के दौरान आने वाली विशिष्ट त्रुटियों में शामिल हैं:
- शॉर्ट्स: दो या दो से अधिक तार जो जुड़े नहीं होने चाहिए थे और उन्हें अलग किया जाना चाहिए।
- खुलता है: तार या घटक जो जुड़े होने चाहिए, लटकते हुए छोड़ दिए जाते हैं या केवल आंशिक रूप से जुड़े होते हैं। इसे ठीक करने के लिए इन्हें ठीक से जोड़ा जाना चाहिए।
- घटक बेमेल: एक गलत प्रकार के घटकों का उपयोग किया गया है (उदाहरण के लिए एक मानक वीटी एमओएस डिवाइस के बजाय एक कम वीटी एमओएस डिवाइस)
- लापता घटक: एक अपेक्षित घटक को लेआउट से बाहर रखा गया है।
- पैरामीटर बेमेल: नेटलिस्ट के घटकों में गुण हो सकते हैं। LVS टूल को इन गुणों की वांछित सहनशीलता से तुलना करने के लिए कॉन्फ़िगर किया जा सकता है। यदि यह सहनशीलता पूरी नहीं होती है, तो LVS रन को गुण त्रुटि माना जाता है। एक पैरामीटर जो चेक किया गया है वह एक सटीक मिलान नहीं हो सकता है, लेकिन फिर भी पास हो सकता है अगर lvs टूल टॉलरेंस इसकी अनुमति देता है। (उदाहरण: यदि एक योजनाबद्ध में एक अवरोधक का प्रतिरोध = 1000 (ओम) था और निकाले गए नेटलिस्ट में प्रतिरोध = 997 (ओम) के साथ एक मिलान प्रतिरोधी था और सहनशीलता 2% पर सेट की गई थी, तो यह डिवाइस पैरामीटर 997 के रूप में पारित होगा 1000 के 2% के भीतर (997 1000 का 99.7% है जो स्वीकार्य +-2% सहिष्णुता त्रुटि के 98% से 102% सीमा के भीतर है))
सॉफ्टवेयर
वाणिज्यिक सॉफ्टवेयर
- ताल डिजाइन सिस्टम ्स द्वारा असुर, ड्रैकुला और पीवीएस
- मेंटर ग्राफिक्स द्वारा कैलिबर
- सिल्वाको द्वारा गार्जियन एलवीएस
- मैग्मा डिजाइन स्वचालन द्वारा क्वार्ट्ज एलवीएस
- Synopsys द्वारा आईसी वैलिडेटर
- PowerLVS - Silvaco द्वारा अब SmartLVS
- Silvaco द्वारा SmartLVS
- Zeni EDA द्वारा VERI और HVERI
मुफ्त सॉफ्टवेयर
- केलाउट https://klayout.de/
- नेटजेन http://opencircuitdesign.com/netgen/
संदर्भ
- ↑ Baird, HS; Cho, YE (1975). An artwork design verification system. Proceedings of the 12th Design Automation Conference. IEEE Press. pp. 414–420.
- ↑ Fabio Somenzi and Andreas Kuehlmann, Equivalence Checking, chapter 4 (volume 2) of Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 0-8493-3096-3
