अर्धचालक उत्पादन

From Vigyanwiki
Semiconductor
device
fabrication
4-fach-NAND-C10.JPG
MOSFET scaling
(process nodes)
Future
नासा का ग्लेन रिसर्च सेंटर क्लीन रूम
External image
image icon Photo of the interior of a clean room of a 300mm fab run by TSMC

सेमीकंडक्टर डिवाइस फैब्रिकेशन अर्धचालक उपकरणों के निर्माण के लिए उपयोग की जाने वाली प्रक्रिया है, आमतौर पर एकीकृत सर्किट (आईसी) चिप्स जैसे कि आधुनिक कंप्यूटर प्रोसेसर, माइक्रोकंट्रोलर, और मेमोरी चिप्स जैसे कि नंद फ्लैश और डीआरएएम जो रोजमर्रा के विद्युत और इलेक्ट्रॉनिक उपकरणों में मौजूद होते हैं।यह फोटोलिथोग्राफिक और रासायनिक प्रसंस्करण चरणों (जैसे सतह पास होने, थर्मल ऑक्सीकरण, प्लानर डिफ्यूजन और पी-एन जंक्शन अलगाव | जंक्शन अलगाव) का एक बहु-चरण अनुक्रम है, जिसके दौरान इलेक्ट्रॉनिक सर्किट धीरे-धीरे शुद्ध अर्धचालक सामग्री से बने एक वेफर पर बनाए जाते हैं।सिलिकॉन का लगभग हमेशा उपयोग किया जाता है, लेकिन विभिन्न यौगिक अर्धचालक का उपयोग विशेष अनुप्रयोगों के लिए किया जाता है।

संपूर्ण विनिर्माण प्रक्रिया में समय लगता है, शुरू से लेकर शिपमेंट के लिए तैयार पैक किए गए चिप्स तक, कम से कम छह से आठ सप्ताह (केवल टेप-आउट, सर्किट डिजाइन सहित) और अत्यधिक विशिष्ट अर्धचालक निर्माण संयंत्रों में किया जाता है, जिसे फाउंड्री या फैब भी कहा जाता है।सभी निर्माण एक साफ कमरे के अंदर होता है, जो एक फैब का मध्य भाग है।अधिक उन्नत अर्धचालक उपकरणों में, जैसे कि आधुनिक 14 नैनोमीटर | 14/10 नैनोमीटर | 10/7 नैनोमीटर | 7 & nbsp; एनएम नोड्स, निर्माण 15 सप्ताह तक लग सकते हैं, 11-13 सप्ताह उद्योग औसत होने के साथ।[1] उन्नत फैब्रिकेशन सुविधाओं में उत्पादन पूरी तरह से स्वचालित है और उपज में सुधार करने के लिए एक हेर्मेटिक रूप से सील नाइट्रोजन वातावरण में किया जाता है (माइक्रोचिप्स का प्रतिशत जो एक वेफर में सही ढंग से कार्य करता है), स्वचालित सामग्री हैंडलिंग सिस्टम मशीन से मशीन के लिए वेफर्स के परिवहन की देखभाल करता है।वेफर्स को फुप्स, विशेष सील प्लास्टिक के बक्से के अंदर ले जाया जाता है।सभी मशीनरी और Foups में एक आंतरिक नाइट्रोजन वातावरण होता है।मशीनरी और फुप्स के अंदर की हवा को आमतौर पर क्लीनरूम में आसपास की हवा की तुलना में क्लीनर रखा जाता है।इस आंतरिक वातावरण को एक मिनी-पर्यावरण के रूप में जाना जाता है।[2] उत्पादन मशीनरी और फुप्स के अंदर वायुमंडल को बनाए रखने के लिए फैब्रिकेशन प्लांट को बड़ी मात्रा में तरल नाइट्रोजन की आवश्यकता होती है, जिसे लगातार नाइट्रोजन के साथ शुद्ध किया जाता है।[3]


आकार

एक विशिष्ट अर्धचालक प्रक्रिया में चिप की प्रत्येक परत पर सुविधाओं के लिए न्यूनतम आकार और रिक्ति पर विशिष्ट नियम होते हैं।[4]अक्सर एक नए अर्धचालक प्रक्रियाओं में छोटे न्यूनतम आकार और सख्त रिक्ति होती है जो लागत को कम करने और प्रदर्शन में सुधार करने के लिए एक साधारण डाई सिकुड़ने की अनुमति देती है।[4] आंशिक रूप से ट्रांजिस्टर घनत्व (प्रति वर्ग मिलीमीटर ट्रांजिस्टर की संख्या) में वृद्धि के कारण। प्रारंभिक अर्धचालक प्रक्रियाओं में मनमानी थी[citation needed] HMOS III, CHMOS V जैसे नाम; बाद में लोगों को 90 एनएम प्रक्रिया जैसे आकार द्वारा संदर्भित किया जाता है।

उद्योग मानक द्वारा, सेमीकंडक्टर विनिर्माण प्रक्रिया की प्रत्येक पीढ़ी, जिसे प्रौद्योगिकी नोड के रूप में भी जाना जाता है[5] या प्रक्रिया नोड,[6][7] प्रक्रिया के न्यूनतम सुविधा आकार द्वारा निर्दिष्ट किया गया है।प्रौद्योगिकी नोड्स, जिसे प्रक्रिया प्रौद्योगिकियों या बस नोड्स के रूप में भी जाना जाता है, आमतौर पर प्रक्रिया 'ट्रांजिस्टर गेट की लंबाई के नैनोमीटर (या ऐतिहासिक रूप से माइक्रोमीटर) में आकार द्वारा इंगित किया जाता है।हालाँकि, यह 1994 से मामला नहीं है। शुरू में ट्रांजिस्टर गेट की लंबाई प्रक्रिया नोड नाम (जैसे 350 & nbsp; nm नोड) द्वारा सुझाए गए की तुलना में छोटी थी;हालाँकि यह प्रवृत्ति 2009 में उलट गई।[8] प्रोसेस नोड्स का नाम लेने के लिए उपयोग किए जाने वाले नैनोमीटर एक विपणन शब्द का अधिक हो गया है जिसका वास्तविक सुविधा आकार के साथ कोई संबंध नहीं है और न ही ट्रांजिस्टर घनत्व (प्रति वर्ग मिलीमीटर ट्रांजिस्टर की संख्या)।उदाहरण के लिए, इंटेल के पूर्व 10 & nbsp; एनएम प्रक्रिया में वास्तव में 7 & nbsp; एनएम की चौड़ाई के साथ विशेषताएं (फिनफेट फिन्स की युक्तियां) हैं, इंटेल के पूर्व 10 & nbsp; एनएम प्रक्रिया ट्रांजिस्टर घनत्व के समान है जो टीएसएमसी के 7 & एनबीएसपी; एनएम प्रक्रियाओं के लिए है, जबकि ग्लोबलफाउंड्रीज़ '12 और 12 और 12 और 12 और ग्लोबलफाउंड्रीज़' 12 और 12 और 12 और 12 और ग्लोबलफाउंड्रीज़ '12 और 12 और ग्लोबलफाउंड्रीज़' 12 और 12 और वैश्विक14 & nbsp; NM प्रक्रियाओं में समान सुविधा आकार हैं।[9][10][11]


इतिहास

See also: List of semiconductor scale examples, Moore's law, MOS integrated circuit, Semiconductor industry, and Transistor density


20 वीं शताब्दी

एक बेहतर प्रकार का MOSFET तकनीक, CMOS, 1963 में फेयरचाइल्ड सेमीकंडक्टर में चिह-तांग साह और फ्रैंक वानलास द्वारा विकसित किया गया था।[12][13] 1960 के दशक के उत्तरार्ध में CMOS को RCA द्वारा व्यवसायीकरण किया गया था।[12]आरसीए ने व्यावसायिक रूप से 1968 में अपने 4000-सीरीज़ एकीकृत सर्किट के लिए सीएमओ का उपयोग किया, जो 20 के साथ शुरू हुआ अगले कई वर्षों में 10 माइक्रोन प्रक्रिया के लिए धीरे -धीरे स्केल करने से पहले। एम प्रक्रिया।[14] सेमीकंडक्टर डिवाइस विनिर्माण 1960 के दशक में टेक्सास और कैलिफोर्निया से एशिया, यूरोप और मध्य पूर्व सहित दुनिया के बाकी हिस्सों में फैल गया है।

21 वीं सदी

सेमीकंडक्टर उद्योग आज एक वैश्विक व्यवसाय है।प्रमुख अर्धचालक निर्माताओं के पास आमतौर पर दुनिया भर में सुविधाएं होती हैं।सेमीकंडक्टर्स के दुनिया के सबसे बड़े निर्माता सैमसंग इलेक्ट्रॉनिक्स में दक्षिण कोरिया और अमेरिका में सुविधाएं हैं।दूसरे सबसे बड़े निर्माता इंटेल में यूरोप और एशिया के साथ-साथ अमेरिका में भी सुविधाएं हैं।TSMC, दुनिया का सबसे बड़ा शुद्ध खेल फाउंड्री, ताइवान, चीन, सिंगापुर और अमेरिका में सुविधाएं हैं।क्वालकॉम और ब्रॉडकॉम सबसे बड़ी फैबलेस सेमीकंडक्टर कंपनियों में से हैं, जो टीएसएमसी जैसी कंपनियों को उनके उत्पादन को आउटसोर्स कर रहे हैं।[15] उनके पास विभिन्न देशों में फैली सुविधाएं भी हैं।

2009 के बाद से, नोड विपणन उद्देश्यों के लिए एक वाणिज्यिक नाम बन गया है जो गेट की लंबाई, धातु पिच या गेट पिच के संबंध के बिना, प्रक्रिया प्रौद्योगिकियों की नई पीढ़ियों को इंगित करता है।[16][17][18] उदाहरण के लिए, GlobalFoundries '7 & nbsp; NM प्रक्रिया इंटेल की 10 & nbsp; NM प्रक्रिया के समान है, इस प्रकार एक प्रक्रिया नोड की पारंपरिक धारणा धुंधली हो गई है।[19] इसके अतिरिक्त, TSMC और सैमसंग की 10 & nbsp; NM प्रक्रियाएं ट्रांजिस्टर घनत्व में इंटेल के 14 & nbsp; NM की तुलना में केवल थोड़ा सघन हैं।वे वास्तव में इंटेल के 14 & nbsp; एनएम प्रक्रिया के बहुत करीब हैं, क्योंकि वे इंटेल के 10 & nbsp; एनएम प्रक्रिया (जैसे कि सैमसंग की 10 & nbsp; एनएम प्रक्रियाओं की फिन पिच इंटेल के 14 & nbsp; एनएम प्रक्रिया: 42 & nbsp; एनएमपी;[20][21] 2019 तक, 14 नैनोमीटर और 10 नैनोमीटर चिप्स इंटेल, यूएमसी, टीएसएमसी, सैमसंग, माइक्रोन, एसके हीनिक्स, तोशिबा मेमोरी और ग्लोबलफाउंड्रीज़ द्वारा बड़े पैमाने पर उत्पादन में हैं, टीएसएमसी और सैमसंग द्वारा बड़े पैमाने पर उत्पादन में 7 नैनोमीटर प्रक्रिया चिप्स के साथ, हालांकि उनके 7 नैनोमीटर नोड परिभाषा इंटेल की 10 नैनोमीटर प्रक्रिया के समान है।2018 में सैमसंग द्वारा 5 नैनोमीटर प्रक्रिया का उत्पादन किया गया था।[22] 2019 तक, उच्चतम ट्रांजिस्टर घनत्व वाला नोड TSMC का 5 है नैनोमीटर N5 नोड,[23] 171.3 के घनत्व के साथ प्रति वर्ग मिलीमीटर प्रति मिलियन ट्रांजिस्टर।[24] 2019 में, सैमसंग और टीएसएमसी ने 3 नैनोमीटर नोड्स का उत्पादन करने की योजना की घोषणा की।GlobalFoundries ने संसाधनों को बचाने के लिए 12 नैनोमीटर से परे नए नोड्स के विकास को रोकने का फैसला किया है, क्योंकि यह निर्धारित किया है कि उप -12 & nbsp को संभालने के लिए एक नया FAB स्थापित करना; NM आदेश कंपनी की वित्तीय क्षमताओं से परे होंगे।[25] As of 2019, सैमसंग उन्नत सेमीकंडक्टर स्केलिंग में उद्योग के नेता हैं, इसके बाद टीएसएमसी और फिर इंटेल हैं।[26]


चरणों की सूची

यह प्रसंस्करण तकनीकों की एक सूची है जो एक आधुनिक इलेक्ट्रॉनिक डिवाइस के निर्माण में कई बार नियोजित की जाती है;यह सूची आवश्यक रूप से एक विशिष्ट आदेश नहीं है।इन प्रक्रियाओं को पूरा करने के लिए उपकरण मुट्ठी भर कंपनियों द्वारा किए जाते हैं।सेमीकंडक्टर फैब्रिकेशन प्लांट शुरू होने से पहले सभी उपकरणों का परीक्षण करने की आवश्यकता है।[27] ये प्रक्रियाएं एकीकृत सर्किट डिजाइन के बाद की जाती हैं।

  • वेफर प्रसंस्करण
    • वेट क्लीन
      • सॉल्वैंट्स जैसे एसीटोन, ट्राइक्लोरिथिलीन और अल्ट्रापुर वॉटर द्वारा सफाई
      • पिरान्हा समाधान
      • आरसीए साफ
    • सतह पास होना
    • फोटोलिथोग्राफी
    • आयन आरोपण (जिसमें डोपेंट्स में वृद्धि हुई या घटी हुई चालकता के क्षेत्र बनाने वाले वेफर में एम्बेडेड हैं)
    • नक़्क़ाशी (microfabrication)
      • सूखी नक़्क़ाशी (प्लाज्मा नक़्क़ाशी)
        • प्रतिक्रियाशील-आयन नक़्क़ाशी (RIE)
          • गहरी प्रतिक्रियाशील-आयन नक़्क़ाशी
          • परमाणु परत नक़्क़ाशी (ALE)
      • गीला नक़्क़ाशी
        • बफर्ड ऑक्साइड ईच
    • प्लाज्मा एशिंग
    • थर्मल उपचार
      • रैपिड थर्मल एनील
      • भट्ठी एनील
      • थर्मल ऑक्सीकरण
    • रासायनिक वाष्प जमाव (सीवीडी)
    • परमाणु परत जमाव (ALD)
    • भौतिक वाष्प जमाव (PVD)
    • आणविक बीम एपिटैक्सी (एमबीई)
    • लेजर लिफ्ट-ऑफ (एलईडी उत्पादन के लिए[28])
    • इलेक्ट्रोकेमिकल डिपोजिशन (ईसीडी)।इलेक्ट्रोप्लेटिंग देखें
    • केमिकल-मैकेनिकल पॉलिशिंग (सीएमपी)
    • वेफर परीक्षण (जहां विद्युत प्रदर्शन को स्वचालित परीक्षण उपकरण, बिनिंग और/या लेजर ट्रिमिंग का उपयोग करके सत्यापित किया जाता है, इस चरण में भी किया जा सकता है)
  • डाई तैयारी
    • निर्माण के माध्यम से-सिलिकॉन के माध्यम से (तीन आयामी एकीकृत सर्किट के लिए)
    • वेफर माउंटिंग (वेफर एक धातु के फ्रेम पर डाइसिंग टेप का उपयोग करके घुड़सवार है)
    • वेफर बैकग्राइंडिंग और पॉलिशिंग[29] (स्मार्टकार्ड या पीसीएमसीआईए कार्ड या वेफर बॉन्डिंग और स्टैकिंग जैसे पतले उपकरणों के लिए वेफर की मोटाई को कम करता है, यह वेफर डिसिंग के दौरान भी हो सकता है, एक प्रक्रिया में जिसे पीस या डीबीजी से पहले पासा के रूप में जाना जाता है[30][31])
    • वेफर बॉन्डिंग और स्टैकिंग (त्रि-आयामी एकीकृत सर्किट और एमईएमएस के लिए)
    • पुनर्वितरण परत निर्माण (वेफर-लेवल पैकेजिंग के लिए | WLCSP पैकेज)
    • वेफर बम्पिंग (फ्लिप चिप बीजीए (बॉल ग्रिड सरणी) के लिए, और डब्ल्यूएलसीएसपी पैकेज के लिए)
    • डाई कटिंग या वेफर डिसिंग
  • आईसी पैकेजिंग
    • डाई अटैचमेंट (डाई कंडक्टिव पेस्ट या डाई अटैच फिल्म का उपयोग करके एक लीडफ्रेम से जुड़ा हुआ है[32][33])
    • आईसी बॉन्डिंग: वायर बॉन्डिंग, थर्मोसोनिक बॉन्डिंग, फ्लिप चिप या टेप-ऑटोमेटेड बॉन्डिंग | टेप स्वचालित बॉन्डिंग (टैब)
    • आईसी एनकैप्सुलेशन या इंटीग्रेटेड हीट स्प्रेडर (IHS) इंस्टॉलेशन
      • मोल्डिंग (विशेष मोल्डिंग यौगिक का उपयोग करके जिसमें भराव के रूप में ग्लास पाउडर हो सकता है)
      • बेकिंग
      • इलेक्ट्रोप्लेटिंग (प्लेटों को टिन के साथ लीड फ्रेम के तांबे की अगुवाई करना आसान बनाने के लिए टिन के साथ)
      • लेजर मार्किंग या सिल्कस्क्रीन प्रिंटिंग
      • ट्रिम और फॉर्म (लीड फ्रेम को एक दूसरे से अलग करता है, और लीड फ्रेम के पिन को झुकता है ताकि उन्हें एक मुद्रित सर्किट बोर्ड पर लगाया जा सके)
  • आईसी परीक्षण

इसके अतिरिक्त राइट एच जैसे कदमों को अंजाम दिया जा सकता है।

लघुकरण की प्रगति, और कुछ सूक्ष्म वस्तुओं और दृश्यमान प्रकाश तरंग दैर्ध्य के साथ अर्धचालक विनिर्माण प्रक्रिया के आकार की तुलना।


संदूषण और दोषों की रोकथाम

Main article: Cleanroom

जब फीचर की चौड़ाई लगभग 10 माइक्रोमीटर से कहीं अधिक थी, तो अर्धचालक शुद्धता एक मुद्दा के रूप में बड़ा नहीं था क्योंकि यह आज डिवाइस निर्माण में है। जैसे -जैसे डिवाइस अधिक एकीकृत होते जाते हैं, क्लीनरूम भी क्लीनर बनना चाहिए। आज, फैब्रिकेशन प्लांटों को फ़िल्टर्ड हवा के साथ भी सबसे छोटे कणों को हटाने के लिए दबाव डाला जाता है, जो वेफर्स पर आराम करने और दोषों में योगदान करने के लिए आ सकते हैं। सेमीकंडक्टर क्लीनरूम की छत में क्लीनरूम में हवा को लगातार बदलने और फ़िल्टर करने के लिए नियमित अंतराल पर फैन फिल्टर यूनिट्स (एफएफयू) होते हैं; सेमीकंडक्टर कैपिटल इक्विपमेंट का अपना एफएफयू भी हो सकता है। एफएफयू, ग्रिल के साथ उठाए गए फर्श के साथ संयुक्त, एक लामिना के वायु प्रवाह को सुनिश्चित करने में मदद करता है, यह सुनिश्चित करने के लिए कि कणों को तुरंत फर्श पर लाया जाता है और अशांति के कारण हवा में निलंबित नहीं रहते हैं। एक अर्धचालक निर्माण सुविधा में श्रमिकों को मानव संदूषण से उपकरणों की सुरक्षा के लिए क्लीनरूम सूट पहनने की आवश्यकता होती है। ऑक्सीकरण को रोकने और उपज को बढ़ाने के लिए, फुप्स और अर्धचालक पूंजी उपकरण में आईएसओ वर्ग 1 धूल के स्तर के साथ एक हर्मेटिक रूप से सील शुद्ध नाइट्रोजन वातावरण हो सकता है। FOUPS और SMIF फली वेफर्स को क्लीनरूम में हवा से अलग करते हैं, जिससे उपज बढ़ जाती है क्योंकि वे धूल के कणों के कारण होने वाले दोषों की संख्या को कम करते हैं। इसके अलावा, FABS के पास क्लीनरूम में क्लीनरूम के वातावरण को बनाए रखने के लिए क्लीनरूम में जितना संभव हो उतना कम लोग हैं, क्योंकि लोग, यहां तक ​​कि जब क्लीनरूम सूट पहनते हैं, तो बड़ी मात्रा में कणों को बहा देते हैं, खासकर जब चलते हैं।[34][35][36]


वेफर्स

Main articles: Wafer (electronics) and mono-crystalline silicon

एक विशिष्ट वेफर बेहद शुद्ध सिलिकॉन से बना होता है जो कि मोनो-क्रिस्टलीय बेलनाकार स्नॉट्स (बाउल्स) में 300 & nbsp तक उगाया जाता है; मिमी (12 & nbsp से थोड़ा कम);इन सिल्लियों को तब वेफर्स में 0.75 & nbsp; मिमी मोटी और एक बहुत नियमित और सपाट सतह प्राप्त करने के लिए पॉलिश किया जाता है।

प्रसंस्करण

See also: Wafer fabrication

सेमीकंडक्टर डिवाइस निर्माण में, विभिन्न प्रसंस्करण चरण चार सामान्य श्रेणियों में आते हैं: विद्युत गुणों के बयान, हटाने, पैटर्निंग और संशोधन।

  • बयान कोई भी प्रक्रिया है जो बढ़ती है, कोट, या अन्यथा वेफर पर एक सामग्री को स्थानांतरित करती है। उपलब्ध प्रौद्योगिकियों में भौतिक वाष्प जमाव (पीवीडी), रासायनिक वाष्प जमाव (सीवीडी), इलेक्ट्रोकेमिकल डिपोजिशन (ईसीडी), आणविक बीम एपिटैक्सी (एमबीई), और हाल ही में, परमाणु परत के बयान (एएलडी) शामिल हैं। जमाव को थर्मल ऑक्सीकरण या, विशेष रूप से, लोकोस द्वारा ऑक्साइड परत के गठन को शामिल करने के लिए समझा जा सकता है।
  • हटाना कोई भी प्रक्रिया है जो वेफर से सामग्री को हटा देती है; उदाहरणों में ETCH प्रक्रियाएं (या तो गीली या सूखी) और रासायनिक-यांत्रिक योजना (CMP) शामिल हैं।
  • पैटर्निंग जमा सामग्री का आकार या परिवर्तन है, और आमतौर पर लिथोग्राफी के रूप में जाना जाता है। उदाहरण के लिए, पारंपरिक लिथोग्राफी में, वेफर को एक रसायन के साथ लेपित किया जाता है जिसे एक फोटोरिसिस्ट कहा जाता है; फिर, एक मशीन जिसे स्टेपर कहा जाता है, वह एक मुखौटा को संरेखित करता है, संरेखित करता है, और एक मुखौटा ले जाता है, जो नीचे वेफर के चुनिंदा भागों को कम-तरंग दैर्ध्य प्रकाश के लिए उजागर करता है; उजागर क्षेत्रों को एक डेवलपर समाधान द्वारा धोया जाता है। नक़्क़ाशी या अन्य प्रसंस्करण के बाद, शेष फोटोरिसिस्ट को सूखे प्लाज्मा एशिंग (फोटोरिसिस्ट स्ट्रिपिंग या स्ट्रिप) द्वारा हटा दिया जाता है। फोटोरिसिस्ट को गीले रासायनिक प्रक्रियाओं का उपयोग करके भी हटाया जा सकता है जो फोटोरिस्ट को हटाने के लिए तरल में वेफर को कोट करते हैं।[37]
  • विद्युत गुणों के संशोधन ने ऐतिहासिक रूप से डोपिंग ट्रांजिस्टर स्रोतों और नालियों (मूल रूप से प्रसार भट्टियों द्वारा और बाद में आयन आरोपण द्वारा) में प्रवेश किया है।इन डोपिंग प्रक्रियाओं के बाद फर्नेस एनीलिंग या, उन्नत उपकरणों में, रैपिड थर्मल एनीलिंग (आरटीए) द्वारा;एनीलिंग प्रत्यारोपित डोपेंट को सक्रिय करने के लिए कार्य करता है।विद्युत गुणों का संशोधन अब यूवी प्रसंस्करण (यूवीपी) में पराबैंगनी प्रकाश के संपर्क में आने के माध्यम से कम-dielectric | कम-के इंसुलेटर में एक सामग्री के ढांकता हुआ स्थिरांक की कमी तक भी फैलता है।संशोधन अक्सर ऑक्सीकरण द्वारा प्राप्त किया जाता है, जिसे अर्धचालक-इन्सुलेटर जंक्शन बनाने के लिए किया जा सकता है, जैसे कि धातु ऑक्साइड क्षेत्र प्रभाव ट्रांजिस्टर बनाने के लिए सिलिकॉन (लोकोस) के स्थानीय ऑक्सीकरण में।

आधुनिक चिप्स में 300 या अधिक अनुक्रमित प्रसंस्करण चरणों में उत्पादित ग्यारह या अधिक धातु का स्तर होता है।

फ्रंट-एंड-ऑफ-लाइन (FEOL) प्रसंस्करण

Main article: FEOL

FEOL प्रसंस्करण सिलिकॉन में सीधे ट्रांजिस्टर के गठन को संदर्भित करता है।कच्चे वेफर को एक अल्ट्राप्योर के विकास से इंजीनियर किया जाता है, जो कि एपिटैक्सी के माध्यम से लगभग दोष मुक्त सिलिकॉन परत है।सबसे उन्नत लॉजिक डिवाइसों में, सिलिकॉन एपिटैक्सी स्टेप से पहले, ट्रांजिस्टर के प्रदर्शन को बेहतर बनाने के लिए ट्रिक किए जाते हैं।एक विधि में एक तनावपूर्ण कदम शामिल है जिसमें सिलिकॉन-जर्मेनियम (SIGE) जैसे सिलिकॉन संस्करण जमा किया जाता है।एक बार जब एपिटैक्सियल सिलिकॉन जमा हो जाता है, तो क्रिस्टल जाली कुछ हद तक बढ़ जाती है, जिसके परिणामस्वरूप इलेक्ट्रॉनिक गतिशीलता में सुधार होता है।एक अन्य विधि, जिसे इंसुलेटर तकनीक पर सिलिकॉन कहा जाता है, में कच्चे सिलिकॉन वेफर और बाद के सिलिकॉन एपिटैक्सी की पतली परत के बीच एक इन्सुलेट परत का सम्मिलन शामिल है।इस विधि के परिणामस्वरूप कम परजीवी प्रभावों के साथ ट्रांजिस्टर के निर्माण में परिणाम होता है।

गेट ऑक्साइड और प्रत्यारोपण

Main articles: self-aligned gate and doping (semiconductor)

फ्रंट-एंड सरफेस इंजीनियरिंग के बाद गेट ढांकता हुआ (पारंपरिक रूप से सिलिकॉन डाइऑक्साइड), गेट का पैटर्न, स्रोत और नाली क्षेत्रों के पैटर्निंग और बाद में इच्छित पूरक विद्युत गुणों को प्राप्त करने के लिए डोपेंट के प्रसार या प्रसार के बाद।डायनेमिक रैंडम-एक्सेस मेमोरी (DRAM) डिवाइस में, स्टोरेज कैपेसिटर भी इस समय गढ़े जाते हैं, आमतौर पर एक्सेस ट्रांजिस्टर के ऊपर स्टैक्ड होते हैं (अब डिफेक्ट डेम निर्माता किमोंडा ने इन कैपेसिटर को सिलिकॉन सतह में गहरी खाइयों के साथ लागू किया)।

बैक-एंड-ऑफ-लाइन (BEOL) प्रसंस्करण

Main article: BEOL


धातु की परतें

एक बार विभिन्न अर्धचालक उपकरणों को एकीकृत कर दिया गया है_किरकूट#सर्किटलेयर्स | बनाया गया है, उन्हें वांछित विद्युत सर्किट बनाने के लिए परस्पर जुड़ना चाहिए।यह वेफर प्रोसेसिंग चरणों की एक श्रृंखला में सामूहिक रूप से बीओएल के रूप में संदर्भित होता है (चिप फैब्रिकेशन के बैक एंड के साथ भ्रमित नहीं होना, जो पैकेजिंग और परीक्षण चरणों को संदर्भित करता है)।BEOL प्रसंस्करण में धातु के इंटरकनेक्टिंग तारों को बनाना शामिल है जो ढांकता हुआ परतों द्वारा अलग -थलग होते हैं।इंसुलेटिंग सामग्री पारंपरिक रूप से SIO का एक रूप है2 या एक सिलिकेट ग्लास, लेकिन हाल ही में नए कम-के। कम ढांकता हुआ निरंतर सामग्री का उपयोग किया जा रहा है (जैसे कि सिलिकॉन ऑक्सीकार्बाइड), आमतौर पर 2.7 के आसपास ढांकता हुआ स्थिरांक प्रदान करता है (SIO के लिए 3.82 की तुलना में2), हालांकि 2.2 के रूप में कम स्थिरांक वाली सामग्री चिपकेरों को दी जा रही है।इसके बजाय उच्च-dielectrics का उपयोग किया जा सकता है।


इंटरकनेक्ट

Main article: interconnect (integrated circuits)
प्लानराइज्ड कॉपर इंटरकनेक्ट की चार परतों के माध्यम से एक मानक सेल का सिंथेटिक विवरण, नीचे पॉलीसिलिकॉन (गुलाबी), कुओं (ग्रेश) और सब्सट्रेट (हरा) के लिए।

ऐतिहासिक रूप से, धातु के तारों को एल्यूमीनियम से बना है। वायरिंग के लिए इस दृष्टिकोण में (जिसे अक्सर घटिया एल्यूमीनियम कहा जाता है), एल्यूमीनियम की कंबल फिल्मों को पहले जमा किया जाता है, पैटर्न किया जाता है, और फिर अलग -थलग तारों को छोड़ दिया जाता है। ढांकता हुआ सामग्री तब उजागर तारों पर जमा की जाती है। विभिन्न धातु की परतों को इंसुलेटिंग सामग्री में नक़्क़ाशी छेद ( vias 'कहा जाता है और फिर टंगस्टन हेक्सफ्लुओराइड का उपयोग करके एक सीवीडी तकनीक के साथ टंगस्टन को जमा किया जाता है; यह दृष्टिकोण अभी भी कई मेमोरी चिप्स जैसे कि डायनामिक रैंडम-एक्सेस मेमोरी (DRAM) के निर्माण में उपयोग किया जाता है, क्योंकि इंटरकनेक्ट स्तरों की संख्या छोटी है (वर्तमान में चार से अधिक नहीं)।

हाल ही में, क्योंकि लॉजिक के लिए इंटरकनेक्ट स्तरों की संख्या बड़ी संख्या में ट्रांजिस्टर के कारण काफी बढ़ गई है जो अब एक आधुनिक माइक्रोप्रोसेसर में परस्पर जुड़े हुए हैं, वायरिंग में समय की देरी इतनी महत्वपूर्ण हो गई है कि वायरिंग सामग्री में बदलाव (से (से (से) एल्यूमीनियम टू कॉपर इंटरकनेक्ट लेयर) और ढांकता हुआ सामग्री में परिवर्तन (सिलिकॉन डाइऑक्साइड से नए कम-के इंसुलेटर तक)। यह प्रदर्शन वृद्धि भी दमिश्क प्रोसेसिंग के माध्यम से कम लागत पर आती है, जो प्रसंस्करण चरणों को समाप्त करती है। जैसे -जैसे इंटरकनेक्ट स्तरों की संख्या बढ़ती है, बाद की लिथोग्राफी से पहले एक सपाट सतह सुनिश्चित करने के लिए पिछली परतों के प्लानराइजेशन की आवश्यकता होती है। इसके बिना, स्तर तेजी से कुटिल हो जाएंगे, उपलब्ध लिथोग्राफी के फोकस की गहराई के बाहर फैले हुए हैं, और इस तरह पैटर्न की क्षमता में हस्तक्षेप करेंगे। सीएमपी (रासायनिक-यांत्रिक योजनाबद्धीकरण) इस तरह के प्लानराइजेशन को प्राप्त करने के लिए प्राथमिक प्रसंस्करण विधि है, हालांकि सूखी ईच बैक अभी भी कभी-कभी नियोजित होती है जब इंटरकनेक्ट स्तरों की संख्या तीन से अधिक नहीं होती है। कॉपर इंटरकनेक्ट्स तांबे को अपने परिवेश में फैलने से रोकने के लिए एक विद्युत प्रवाहकीय बाधा परत का उपयोग करते हैं।

वेफर टेस्ट

वेफर प्रसंस्करण की अत्यधिक क्रमबद्ध प्रकृति ने विभिन्न प्रसंस्करण चरणों के बीच मेट्रोलॉजी की मांग में वृद्धि की है।उदाहरण के लिए, एलिप्सोमेट्री या परावर्तक पर आधारित पतली फिल्म मेट्रोलॉजी का उपयोग गेट ऑक्साइड की मोटाई को कसकर नियंत्रित करने के लिए किया जाता है, साथ ही फोटोरिसिस्ट और अन्य कोटिंग्स की मोटाई, अपवर्तक सूचकांक और विलुप्त होने का गुणांक।[38] वेफर टेस्ट मेट्रोलॉजी उपकरण का उपयोग यह सत्यापित करने के लिए किया जाता है कि वफर्स परीक्षण तक पिछले प्रसंस्करण चरणों से क्षतिग्रस्त नहीं हुए हैं;यदि एक वेफर पर बहुत अधिक मर जाता है, तो आगे की प्रक्रिया की लागत से बचने के लिए पूरे वेफर को स्क्रैप किया जाता है।वर्चुअल मेट्रोलॉजी का उपयोग भौतिक माप के प्रदर्शन के बिना सांख्यिकीय तरीकों के आधार पर वेफर गुणों की भविष्यवाणी करने के लिए किया गया है। REF NAME = बर्लिन-रिग्रेशन-मेथोड्स> न्यूरोटेक्नोलॉजी ग्रुप, बर्लिन इंस्टीट्यूट ऑफ टेक्नोलॉजी, IEEE Xplore डिजिटल लाइब्रेरी।"रासायनिक वाष्प जमाव में परत की मोटाई के आभासी मेट्रोलॉजी के लिए प्रतिगमन तरीके Archived 2020-02-25 at the Wayback Machine। "17 जनवरी, 2014. 9 नवंबर, 2015 को लिया गया। </ref>

डिवाइस टेस्ट

Main article: Wafer testing

एक बार फ्रंट-एंड प्रक्रिया पूरी हो जाने के बाद, अर्धचालक उपकरणों या चिप्स को यह निर्धारित करने के लिए विभिन्न प्रकार के विद्युत परीक्षणों के अधीन किया जाता है कि क्या वे ठीक से कार्य करते हैं।ठीक से प्रदर्शन करने के लिए वेफर पर किए गए उपकरणों के प्रतिशत को उपज के रूप में संदर्भित किया जाता है।निर्माता आम तौर पर अपनी पैदावार के बारे में गुप्त होते हैं, लेकिन यह 30% के रूप में कम हो सकता है, जिसका अर्थ है कि वेफर पर केवल 30% चिप्स के रूप में काम करते हैं।कम उपज के कई कारणों में से एक है प्रक्रिया भिन्नता।चिप्स को अपेक्षाकृत महंगे पैकेजों में इकट्ठा होने से रोकने के लिए परीक्षण किया जाता है।

उपज अक्सर होती है, लेकिन जरूरी नहीं कि डिवाइस (डाई या चिप) आकार से संबंधित हो।एक उदाहरण के रूप में, दिसंबर 2019 में, TSMC ने ~ 80% की औसत उपज की घोषणा की, जिसमें 17.92 & nbsp; मिमी के मरने के आकार के साथ अपने 5NM परीक्षण चिप्स के लिए 90% की पीक उपज के साथ।2 ।उपज 100 & nbsp; मिमी के आकार में वृद्धि के साथ 32.0% तक नीचे चली गई2 ।[39] फैब एक इलेक्ट्रॉनिक परीक्षक के साथ वेफर पर चिप्स का परीक्षण करता है जो चिप के खिलाफ छोटे जांच को दबाता है। मशीन डाई की एक बूंद के साथ प्रत्येक खराब चिप को चिह्नित करती है। वर्तमान में, इलेक्ट्रॉनिक डाई अंकन संभव है यदि वेफर टेस्ट डेटा (परिणाम) एक केंद्रीय कंप्यूटर डेटाबेस में लॉग इन किया जाता है और चिप्स को अधिकतम ऑपरेटिंग आवृत्तियों/घड़ियों, काम की संख्या (पूरी तरह से (पूरी तरह से) के अनुसार, बिन (यानी वर्चुअल डिब्बे में क्रमबद्ध) को बिन किया जाता है (यानी वर्चुअल डिब्बे में क्रमबद्ध किया जाता है) कार्यात्मक) कोर प्रति चिप, आदि। परिणामी बिनिंग डेटा को रेखांकन दोषों का पता लगाने और खराब चिप्स को चिह्नित करने के लिए एक वेफर मैप पर रेखांकन किया जा सकता है, या लॉग किया जा सकता है। इस नक्शे का उपयोग वेफर असेंबली और पैकेजिंग के दौरान भी किया जा सकता है। बिनिंग उन चिप्स की अनुमति देता है जो अन्यथा निचले स्तर के उत्पादों में पुन: उपयोग किए जाने के लिए खारिज कर दिए जाएंगे, जैसा कि जीपीयू और सीपीयू के साथ होता है, डिवाइस की उपज में वृद्धि होती है, खासकर जब से बहुत कम चिप्स पूरी तरह से कार्यात्मक हैं (सभी कोर सही तरीके से काम कर रहे हैं, उदाहरण के लिए)। EFUSES का उपयोग चिप्स के कुछ हिस्सों को कोर जैसे कि कोर को डिस्कनेक्ट करने के लिए किया जा सकता है, या तो वे बिनिंग के दौरान, या बाजार विभाजन के हिस्से के रूप में काम नहीं करते थे (कम, मध्य और उच्च अंत वाले स्तरों के लिए समान चिप का उपयोग करके)। चिप्स में स्पेयर पार्ट्स हो सकते हैं ताकि चिप को पूरी तरह से परीक्षण करने की अनुमति मिल सके, भले ही इसमें कई गैर-कार्यशील भाग हों।

पैकेजिंग के बाद फिर से चिप्स का परीक्षण किया जाता है, क्योंकि बॉन्ड तार गायब हो सकते हैं, या पैकेज द्वारा एनालॉग प्रदर्शन को बदल दिया जा सकता है। इसे अंतिम परीक्षण के रूप में जाना जाता है। एक्स-रे का उपयोग करके चिप्स को भी imaged किया जा सकता है।

आमतौर पर, फैब परीक्षण समय के लिए शुल्क, प्रति सेकंड सेंट के क्रम में कीमतों के साथ। परीक्षण का समय कुछ मिलीसेकंड से कुछ सेकंड तक भिन्न होता है, और परीक्षण सॉफ्टवेयर को कम परीक्षण समय के लिए अनुकूलित किया जाता है। मल्टीपल चिप (मल्टी-साइट) परीक्षण भी संभव है क्योंकि कई परीक्षकों के पास समानांतर में और कई चिप्स पर एक साथ कई या सभी परीक्षणों को करने के लिए संसाधन हैं।

चिप्स को अक्सर टेस्टबिलिटी सुविधाओं जैसे स्कैन चेन या एक अंतर्निहित आत्म-परीक्षण के साथ डिज़ाइन किया जाता है ताकि परीक्षण की गति को कम किया जा सके और परीक्षण लागत को कम किया जा सके। कुछ डिजाइनों में जो विशेष एनालॉग फैब प्रक्रियाओं का उपयोग करते हैं, वेफर्स को परीक्षण के दौरान लेजर-ट्रिम भी किया जाता है, ताकि डिजाइन द्वारा निर्दिष्ट कसकर वितरित प्रतिरोध मूल्यों को प्राप्त किया जा सके।

अच्छे डिजाइन कोनों का परीक्षण करने और सांख्यिकीय रूप से प्रबंधित करने का प्रयास करते हैं (एफएबी प्रसंस्करण चरणों के चरम के साथ संयुक्त उच्च ऑपरेटिंग तापमान के कारण सिलिकॉन व्यवहार के चरम)। अधिकांश डिजाइन कम से कम 64 कोनों के साथ सामना करते हैं।

डिवाइस उपज

डिवाइस की उपज या डाई यील्ड एक वफ़र पर काम करने वाले चिप्स या मरने की संख्या है, प्रतिशत में दी गई है क्योंकि एक वेफर पर चिप्स की संख्या (प्रति वेफर, डीपीडब्ल्यू) चिप्स के आकार और वेफर के व्यास के आधार पर भिन्न हो सकती है। उपज गिरावट उपज में कमी है, जो ऐतिहासिक रूप से मुख्य रूप से धूल के कणों के कारण होता है, हालांकि 1990 के दशक के बाद से, उपज गिरावट मुख्य रूप से प्रक्रिया भिन्नता के कारण होती है, प्रक्रिया स्वयं और चिप निर्माण में उपयोग किए जाने वाले उपकरणों द्वारा, हालांकि धूल अभी भी एक समस्या बनी हुई है। कई पुराने फैब। धूल के कणों का उपज पर बढ़ता प्रभाव होता है क्योंकि सुविधा के आकार नई प्रक्रियाओं के साथ सिकुड़ जाते हैं। स्वचालन और उत्पादन उपकरण, FOUPS और SMIF के अंदर मिनी वातावरण के उपयोग ने धूल के कणों के कारण होने वाले दोषों में कमी को सक्षम किया है। वर्किंग चिप्स की बिक्री मूल्य को कम करने के लिए डिवाइस की उपज को उच्च रखा जाना चाहिए क्योंकि काम करने वाले चिप्स को उन चिप्स के लिए भुगतान करना पड़ता है जो विफल रहे, और वेफर प्रसंस्करण की लागत को कम करने के लिए। उपज भी फैब के डिजाइन और संचालन से प्रभावित हो सकती है।

उपज को बढ़ाने के लिए दूषित पदार्थों और उत्पादन प्रक्रिया पर तंग नियंत्रण आवश्यक है। संदूषक रासायनिक संदूषक हो सकते हैं या धूल के कण हो सकते हैं। किलर दोष वे धूल के कणों के कारण होते हैं जो डिवाइस की पूर्ण विफलता का कारण बनते हैं (जैसे कि एक ट्रांजिस्टर)। हानिरहित दोष भी हैं। एक कण को ​​एक हत्यारे दोष का कारण बनने के लिए एक सुविधा के आकार को 1/5 होना चाहिए। इसलिए यदि कोई सुविधा 100 & nbsp; nm भर में है, तो एक कण को ​​केवल 20 & nbsp; एनएम को एक हत्यारा दोष का कारण बनने की आवश्यकता है। इलेक्ट्रोस्टैटिक बिजली भी उपज को प्रतिकूल रूप से प्रभावित कर सकती है। रासायनिक संदूषक या अशुद्धियों में भारी धातुएं जैसे कि लोहे, तांबा, निकल, जस्ता, क्रोमियम, सोना, पारा और चांदी, क्षार धातु धातुओं जैसे सोडियम, पोटेशियम और लिथियम, और एल्यूमीनियम, मैग्नीशियम, कैल्शियम, क्लोरीन, सल्फर, कार्बन जैसे तत्व शामिल हैं। , और फ्लोरीन। इन तत्वों के लिए यह महत्वपूर्ण है कि वे सिलिकॉन के संपर्क में न रहे, क्योंकि वे उपज को कम कर सकते हैं। इन तत्वों को सिलिकॉन से हटाने के लिए रासायनिक मिश्रण का उपयोग किया जा सकता है; अलग -अलग मिश्रण विभिन्न तत्वों के खिलाफ प्रभावी हैं।

उपज का अनुमान लगाने के लिए कई मॉडलों का उपयोग किया जाता है। वे मर्फी के मॉडल, पॉइसन का मॉडल, द बिनोमियल मॉडल, मूर के मॉडल और सीड्स मॉडल हैं। कोई सार्वभौमिक मॉडल नहीं है; उदाहरण के लिए, वास्तविक उपज वितरण (दोषपूर्ण चिप्स के स्थान) के आधार पर एक मॉडल को चुना जाना है, उदाहरण के लिए, मर्फी का मॉडल मानता है कि उपज की कमी वेफर के किनारों पर अधिक होती है (गैर-काम करने वाले चिप्स वेफर के किनारों पर केंद्रित होते हैं), पॉइसन का मॉडल मानता है कि दोषपूर्ण मर जाता है, वे वेफर में समान रूप से समान रूप से फैल जाते हैं, और बीज के मॉडल मानते हैं कि दोषपूर्ण मर जाता है एक साथ क्लस्टर किया जाता है।[40] छोटे मरने की लागत कम होती है (चूंकि एक वेफर पर अधिक फिट होता है, और वेफर्स को संसाधित किया जाता है और एक पूरे के रूप में कीमत होती है), और उच्च पैदावार को प्राप्त करने में मदद कर सकते हैं क्योंकि छोटे मरने के लिए दोष होने की कम संभावना होती है, उनके निचले सतह क्षेत्र के कारण उनकी निचली सतह क्षेत्र के कारणवेफर।हालांकि, छोटे मरने वालों को बड़े मरने के समान कार्यों को प्राप्त करने या उन्हें पार करने के लिए छोटी सुविधाओं की आवश्यकता होती है, और उच्च पैदावार को बनाए रखने के लिए कम प्रक्रिया भिन्नता और बढ़ी हुई शुद्धता (कम संदूषण) की आवश्यकता होती है।मेट्रोलॉजी टूल का उपयोग उत्पादन प्रक्रिया के दौरान वेफर्स का निरीक्षण करने और उपज की भविष्यवाणी करने के लिए किया जाता है, इसलिए वेफर्स ने भविष्यवाणी की है कि प्रसंस्करण लागतों को बचाने के लिए बहुत सारे दोषों को बिखेर दिया जा सकता है।[41]


डाई तैयारी

Main articles: Wafer backgrinding and Die preparation

एक बार परीक्षण करने के बाद, एक वेफर आमतौर पर एक प्रक्रिया में मोटाई में कम हो जाता है, जिसे बैकलैप के रूप में भी जाना जाता है,[42] बैकफिनिश या वेफर थिनिंग[43] वेफर के स्कोर होने से पहले और फिर व्यक्तिगत मर जाता है, एक प्रक्रिया जिसे वेफर डिसिंग के रूप में जाना जाता है।केवल अच्छे, अचिह्नित चिप्स पैक किए जाते हैं।

पैकेजिंग

Main article: Integrated circuit packaging

प्लास्टिक या सिरेमिक पैकेजिंग में डाई को बढ़ते हुए, डाई पैड को पैकेज पर पिन से जोड़ना और मरने को सील करना शामिल है।पैड को पिन से जोड़ने के लिए टिनी बॉन्डवायर का उपयोग किया जाता है।'ओल्ड डेज़' (1970 के दशक) में, तारों को हाथ से संलग्न किया गया था, लेकिन अब विशेष मशीनें कार्य करती हैं।परंपरागत रूप से, इन तारों को सोने से बना है, जो सोल्डर-प्लेटेड कॉपर के एक लीड फ्रेम (उच्चारण LEED फ्रेम) के लिए अग्रणी है;लीड जहरीली है, इसलिए लीड-फ्री लीड फ्रेम अब आरओएचएस द्वारा अनिवार्य हैं।

चिप स्केल पैकेज (सीएसपी) एक और पैकेजिंग तकनीक है।एक प्लास्टिक दोहरी इन-लाइन पैकेज, अधिकांश पैकेजों की तरह, अंदर छिपे हुए वास्तविक मरने की तुलना में कई गुना बड़ा है, जबकि सीएसपी चिप्स लगभग मरने के आकार के हैं;वेफर के डिसे जाने से पहले प्रत्येक मरने के लिए एक सीएसपी का निर्माण किया जा सकता है।

पैक किए गए चिप्स को यह सुनिश्चित करने के लिए रिटेन किया जाता है कि वे पैकेजिंग के दौरान क्षतिग्रस्त नहीं थे और यह कि डाई-टू-पिन इंटरकनेक्ट ऑपरेशन सही तरीके से किया गया था।एक लेजर फिर पैकेज पर चिप का नाम और संख्याओं को खो देता है।

खतरनाक सामग्री

See also: Health hazards in semiconductor manufacturing occupations

निर्माण प्रक्रिया में कई विषाक्त पदार्थों का उपयोग किया जाता है।[44] इसमे शामिल है:

  • जहरीले मौलिक डोपेंट, जैसे कि आर्सेनिक, एंटीमनी और फास्फोरस।
  • जहरीले यौगिक, जैसे कि आर्सिन, फॉस्फीन, टंगस्टन हेक्सफ्लोराइड और सिलेन।
  • अत्यधिक प्रतिक्रियाशील तरल पदार्थ, जैसे कि हाइड्रोजन पेरोक्साइड, फ्यूमिंग नाइट्रिक एसिड, सल्फ्यूरिक एसिड और हाइड्रोफ्लोरिक एसिड।

यह महत्वपूर्ण है कि श्रमिकों को सीधे इन खतरनाक पदार्थों के संपर्क में नहीं आना चाहिए।आईसी फैब्रिकेशन इंडस्ट्री में ऑटोमेशन कॉमन की उच्च डिग्री एक्सपोज़र के जोखिमों को कम करने में मदद करती है।अधिकांश फैब्रिकेशन सुविधाएं श्रमिकों और पर्यावरण को जोखिम को नियंत्रित करने के लिए निकास प्रबंधन प्रणालियों, जैसे गीले स्क्रबर्स, दहनक, गर्म अवशोषक कारतूस आदि को नियुक्त करती हैं।

वाणिज्यिक MOSFET नोड्स की टाइमलाइन

Main articles: List of semiconductor scale examples and Transistor density


यह भी देखें

  • डेथनियम
  • माइक्रोइलेक्ट्रॉनिक्स विनिर्माण शर्तों की शब्दावली
  • अर्धचालक स्केल उदाहरणों की सूची
  • मोसफेट
    • सीएमओएस
  • मल्टीगेट डिवाइस
    • फिनफेट
  • सेमीकंडक्टर उद्योग
    • फाउंड्री मॉडल
    • सेमीकंडक्टर उपकरण बिक्री नेताओं को वर्ष में
  • अर्धचालकों के लिए अंतर्राष्ट्रीय प्रौद्योगिकी रोडमैप
  • अर्धचालक समेकन
  • सिलिकॉन (लोकोस) का स्थानीय ऑक्सीकरण
  • एकीकृत सर्किट निर्माताओं की सूची
  • अर्धचालक निर्माण पौधों की सूची
  • Microfabrication
  • सेमीकंडक्टर उपकरण और सामग्री अंतर्राष्ट्रीय (सेमी) - सेमीकंडक्टर उद्योग व्यापार संघ
  • वेफर्स पर लेबल के लिए सेमी फ़ॉन्ट
  • ईच पिट घनत्व
  • पास होना
  • प्लानर प्रक्रिया
  • ट्रांजिस्टर काउंट


संदर्भ

  1. ↑ "8 Things You Should Know About Water & Semiconductors". ChinaWaterRisk.org (in English). Archived from the original on 2017-09-10. Retrieved 2017-09-10.
  2. ↑ Kure, Tokuo; Hanaoka, Hideo; Sugiura, Takumi; Nakagawa, Shinya (2007). "Clean-room Technologies for the Mini-environment Age" (PDF). Hitachi Review. 56 (3): 70–74. CiteSeerX 10.1.1.493.1460. S2CID 30883737. Archived (PDF) from the original on 2021-11-01. Retrieved 2021-11-01.
  3. ↑ "FOUP Purge System - Fabmatics: Semiconductor Manufacturing Automation". www.fabmatics.com. Archived from the original on 2020-08-06. Retrieved 2020-01-04.
  4. ↑ Jump up to: 4.0 4.1 Shirriff, Ken (June 2020). "Die shrink: How Intel scaled-down the 8086 processor". Retrieved 22 May 2022.
  5. ↑ "Overall Roadmap Technology Characteristics" (PDF). Semiconductor Industry Association.
  6. ↑ Shukla, Priyank. "A Brief History of Process Node Evolution". Design And Reuse.
  7. ↑ "Technology Node - WikiChip". Archived from the original on 2020-11-12. Retrieved 2020-10-20.
  8. ↑ Moore, Samuel K. (21 July 2020). "A Better Way To Measure Progress in Semiconductors". IEEE Spectrum: Technology, Engineering, and Science News. Retrieved 22 May 2022.
  9. ↑ Cutress, Ian. "Intel's 10nm Cannon Lake and Core i3-8121U Deep Dive Review". www.anandtech.com. Archived from the original on 2020-11-12. Retrieved 2020-11-07.
  10. ↑ "VLSI 2018: GlobalFoundries 12nm Leading-Performance, 12LP". 22 July 2018. Archived from the original on 7 April 2019. Retrieved 20 October 2020.
  11. ↑ Ridley, Jacob (April 29, 2020). "Intel 10nm isn't bigger than AMD 7nm, you're just measuring wrong". PC Gamer. Archived from the original on October 28, 2020. Retrieved October 21, 2020.
  12. ↑ Jump up to: 12.0 12.1 "1963: Complementary MOS Circuit Configuration is Invented". Computer History Museum. Archived from the original on 23 July 2019. Retrieved 6 July 2019.
  13. ↑ Sah, Chih-Tang; Wanlass, Frank (February 1963). "Nanowatt logic using field-effect metal-oxide semiconductor triodes". 1963 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. VI: 32–33. doi:10.1109/ISSCC.1963.1157450.
  14. ↑ Lojek, Bo (2007). History of Semiconductor Engineering. Springer Science & Business Media. p. 330. ISBN 9783540342588. Archived from the original on 2020-08-06. Retrieved 2019-07-21.
  15. ↑ "Top 10 Worldwide Semiconductor Sales Leaders - Q1 2017 - AnySilicon". AnySilicon (in English). 2017-05-09. Archived from the original on 2017-11-06. Retrieved 2017-11-19.
  16. ↑ Shukla, Priyank. "A Brief History of Process Node Evolution". design-reuse.com. Archived from the original on 2019-07-09. Retrieved 2019-07-09.
  17. ↑ Hruska, Joel. "14nm, 7nm, 5nm: How low can CMOS go? It depends if you ask the engineers or the economists…". ExtremeTech. Archived from the original on 2019-07-09. Retrieved 2019-07-09.
  18. ↑ "Exclusive: Is Intel Really Starting To Lose Its Process Lead? 7nm Node Slated For Release in 2022". wccftech.com. 2016-09-10. Archived from the original on 2019-07-09. Retrieved 2019-07-09.
  19. ↑ "Life at 10nm. (Or is it 7nm?) And 3nm - Views on Advanced Silicon Platforms". eejournal.com. 2018-03-12. Archived from the original on 2019-07-09. Retrieved 2019-07-09.
  20. ↑ "10 nm lithography process - WikiChip". en.wikichip.org. Archived from the original on 2019-07-01. Retrieved 2019-08-17.
  21. ↑ "14 nm lithography process - WikiChip". en.wikichip.org. Archived from the original on 2019-07-01. Retrieved 2019-08-17.
  22. ↑ Shilov, Anton. "Samsung Completes Development of 5nm EUV Process Technology". AnandTech. Archived from the original on 2019-04-20. Retrieved 2019-05-31.
  23. ↑ Cheng, Godfrey (14 August 2019). "Moore's Law is not Dead". TSMC Blog. TSMC. Archived from the original on 16 August 2019. Retrieved 18 August 2019.
  24. ↑ Schor, David (2019-04-06). "TSMC Starts 5-Nanometer Risk Production". WikiChip Fuse (in English). Archived from the original on 2020-05-05. Retrieved 2019-04-07.
  25. ↑ Cutress, Anton Shilov, Ian. "GlobalFoundries Stops All 7nm Development: Opts To Focus on Specialized Processes". www.anandtech.com. Archived from the original on 2019-10-12. Retrieved 2019-10-12.{{cite web}}: CS1 maint: multiple names: authors list (link)
  26. ↑ "Intel is "two to three years behind Samsung" in the race to 1nm silicon". PCGamesN. 20 May 2019. Archived from the original on 11 December 2019. Retrieved 11 December 2019.
  27. ↑ "Power outage partially halts Toshiba Memory's chip plant". Reuters. June 21, 2019. Archived from the original on December 16, 2019. Retrieved December 16, 2019 – via www.reuters.com.
  28. ↑ "Laser Lift-Off(LLO) Ideal for high brightness vertical LED manufacturing - Press Release - DISCO Corporation". www.disco.co.jp. Archived from the original on 2019-06-14. Retrieved 2019-05-26.
  29. ↑ "Product Information | Polishers - DISCO Corporation". www.disco.co.jp. Archived from the original on 2019-05-26. Retrieved 2019-05-26.
  30. ↑ "Product Information | DBG / Package Singulation - DISCO Corporation". www.disco.co.jp. Archived from the original on 2019-05-16. Retrieved 2019-05-26.
  31. ↑ "Plasma Dicing (Dice Before Grind) | Orbotech". www.orbotech.com.[permanent dead link]
  32. ↑ "Electro Conductive Die Attach Film(Under Development) | Nitto". www.nitto.com. Archived from the original on 2019-05-26. Retrieved 2019-05-26.
  33. ↑ "Die Attach Film Adhesives". www.henkel-adhesives.com. Archived from the original on 2019-05-26. Retrieved 2019-05-26.
  34. ↑ "The ASYST SMIF system - Integrated with the Tencor Surfscan 7200". Chip History. Archived from the original on 2020-10-16. Retrieved 2020-10-14.
  35. ↑ "Study into human particle shedding". www.cleanroomtechnology.com. Archived from the original on 2020-10-15. Retrieved 2020-10-14.
  36. ↑ "How a Chip Gets Made: Visiting GlobalFoundries". PCMag Asia. February 15, 2018. Archived from the original on October 14, 2020. Retrieved October 14, 2020.
  37. ↑ "Wafer Cleaning Procedures; Photoresist or Resist Stripping; Removal of Films and Particulates". www.eesemi.com. Archived from the original on 2020-10-15. Retrieved 2020-10-14.
  38. ↑ Löper, Philipp; Stuckelberger, Michael; Niesen, Bjoern; Werner, Jérémie; Filipič, Miha; Moon, Soo-Jin; Yum, Jun-Ho; Topič, Marko; De Wolf, Stefaan; Ballif, Christophe (2015). "Complex Refractive Index Spectra of CH3NH3PbI3 Perovskite Thin Films Determined by Spectroscopic Ellipsometry and Spectrophotometry". The Journal of Physical Chemistry Letters. 6 (1): 66–71. doi:10.1021/jz502471h. PMID 26263093. Retrieved 2021-11-16.
  39. ↑ Cutress, Dr Ian. "Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020". www.anandtech.com. Archived from the original on 2020-05-25. Retrieved 2020-04-12.
  40. ↑ "Archived copy" (PDF). Archived from the original (PDF) on 2021-01-21. Retrieved 2020-10-23.{{cite web}}: CS1 maint: archived copy as title (link)
  41. ↑ "Archived copy" (PDF). Archived (PDF) from the original on 2020-10-25. Retrieved 2020-10-23.{{cite web}}: CS1 maint: archived copy as title (link)
  42. ↑ "Introduction to Semiconductor Technology" (PDF). STMicroelectronics. p. 6. Archived (PDF) from the original on 2018-04-03. Retrieved 2018-09-25.
  43. ↑ "Wafer Backgrind". eesemi.com. Archived from the original on 2021-01-22. Retrieved 2020-12-18.
  44. ↑ CNET. “Why tech pollution's going global Archived 2021-01-23 at the Wayback Machine.” April 25, 2002. Retrieved November 9, 2015.


अग्रिम पठन

  • Kaeslin, Hubert (2008), Digital Integrated Circuit Design, from VLSI Architectures to CMOS Fabrication, Cambridge University Press, section 14.2.
  • Wiki related to Chip Technology


बाहरी संबंध

Wikimedia Commons has media related to Semiconductor devices fabrication.
Retrieved from ‘https://www.vigyanwiki.in/index.php?title=अर्धचालक_उत्पादन&oldid=253556’