एकीकृत एडीसी

एकीकृत एडीसी (Integrating ADC) एक प्रकार का एनालॉग-टू-डिजिटल कनवर्टर है जो एक इंटीग्रेटर के उपयोग के माध्यम से एक अज्ञात इनपुट वोल्टेज (V) को डिजिटल प्रतिनिधित्व में परिवर्तित करता है। अपने बुनियादी कार्यान्वयन में दोहरे-ढलान कनवर्टर अज्ञात इनपुट वोल्टेज (V) को इंटीग्रेटर के इनपुट पर लागू किया जाता है एवं एक निश्चित समय अवधि के लिए बढ़ाने की अनुमति दी जाती है। एकीकृत एडीसी (ADC) में विपरीत ध्रुवीयता का ज्ञात संदर्भ वोल्टेज (V) इंटीग्रेटर पर लागू किया जाता हैI जब तक इंटीग्रेटर आउटपुट शून्य पर लौटता है तब तक वृद्धि की अनुमति दी जाती है। इनपुट वोल्टेज (V) की गणना संदर्भ वोल्टेज (V) के एक फ़ंक्शन के रूप में की जाती हैI रन-डाउन समय आमतौर पर कनवर्टर की घड़ी की इकाइयों से मापा जाता हैI एकीकरण समय उच्च संकल्पों के लिए अनुमति देता है।

एकीकृत एडीसी (ADC) में कन्वर्टर्स उच्च वियोजन प्राप्त कर सकते हैं कन्वर्टर्स की गति अच्छी हुई तो यह क्रिया संचारित होती हैI इस कारण ये कन्वर्टर्स ऑडियो या सिग्नल प्रोसेसिंग अनुप्रयोगों में नहीं पाए जाते हैं। उनका उपयोग आमतौर पर डिजिटल वोल्टमीटर और अन्य उपकरणों तक सीमित होता है जिनमें अत्यधिक सटीक माप की आवश्यकता है।

बुनियादी डिजाइन: डबल स्लोप एडीसी (ADC) (ADC)

एडीसी (ADC) को एकीकृत करने वाले एक दोहरे-ढलान का बुनियादी इंटीग्रेटर।तुलनित्र, टाइमर और नियंत्रक को नहीं दिखाया गया है।

बुनियादी एकीकृत एडीसी (ADC) (ADC) सर्किट में एक इंटीग्रेटर होता हैI मापे जाने वाले वोल्टेज (V) के बीच चयन करने के लिए एक स्विच और संदर्भ वोल्टेज (V) होता है जो यह निर्धारित करता है कि संलग्निका और उपायों को एकीकृत करने में कितना समय लगेगाI तुलनित्र विधि का पता लगाने के लिए कार्यान्वयन के आधार पर नियंत्रक होते हैंI इंटीग्रेटर कैपेसिटर के समानांतर में स्विच भी मौजूद होता है ताकि इंटीग्रेटर को रीसेट किया जा सके। नियंत्रक के इनपुट में एक घड़ी समय को मापने और तुलनित्र के आउटपुट का पता लगाने के लिए उपयोग की जाती हैI जब इंटीग्रेटर का आउटपुट शून्य पहुंच जाता हैI

रूपांतरण दो चरणों में होता हैI रन-अप चरण जहां इंटीग्रेटर के लिए इनपुट को मापा जाने वाला वोल्टेज (V) है और रन-डाउन चरण जहां इंटीग्रेटर का इनपुट ज्ञात संदर्भ वोल्टेज (V) है। रन-अप चरण के दौरान स्विच इंटीग्रेटर के इनपुट के रूप में वोल्टेज (V) का चयन करता है। इंटीग्रेटर को इंटीग्रेटर कैपेसिटर पर चार्ज की अनुमति देने के लिए निश्चित अवधि के लिए रैंप करने की अनुमति है। रन-डाउन चरण के दौरान स्विच इंटीग्रेटर के इनपुट के रूप में संदर्भ वोल्टेज (V) का चयन करता है। इंटीग्रेटर के आउटपुट को शून्य पर लौटने के लिए जो समय लगता है उसे इस चरण के दौरान मापा जाता है।

इंटीग्रेटर वोल्टेज (V) को नीचे संचारित करने के लिए संदर्भ वोल्टेज (V) को इनपुट वोल्टेज (V) के विपरीत ध्रुवीयता की आवश्यकता होती है। ज्यादातर मामलों में सकारात्मक इनपुट वोल्टेज (V) के लिए इसका मतलब है कि संदर्भ वोल्टेज (V) नकारात्मक होगा। सकारात्मक और नकारात्मक इनपुट वोल्टेज (V) दोनों को संभालने के लिए एक सकारात्मक और नकारात्मक संदर्भ वोल्टेज (V) की आवश्यकता होती है। रन-डाउन चरण के दौरान उपयोग करने के लिए किस संदर्भ का चयन रन-अप चरण के अंत में इंटीग्रेटर आउटपुट की ध्रुवीयता पर आधारित होगा।

इंटीग्रेटर आउटपुट वोल्टेज (V) एक बुनियादी दोहरे-ढलान में एडीसी (ADC) को एकीकृत करता है

इंटीग्रेटर के आउटपुट के लिए मूल समीकरण (एक निरंतर इनपुट मानते हुए) है:

$V_{\text{out}}=-{\frac {V_{\text{in}}}{RC}}t_{\text{int}}+V_{\text{initial}}$

यह मानते हुए कि प्रत्येक रूपांतरण की शुरुआत में प्रारंभिक इंटीग्रेटर वोल्टेज (V) शून्य है और रन डाउन अवधि के अंत में इंटीग्रेटर वोल्टेज (V) शून्य होगाI हमारे पास निम्नलिखित दो समीकरण हैं जो रूपांतरण के दो चरणों के दौरान इंटीग्रेटर के आउटपुट को कवर करते हैंI

$V_{\text{out-up}}=-{\frac {V_{\text{in}}}{RC}}t_{u}$

$V_{\text{out-down}}=-{\frac {V_{\text{ref}}}{RC}}t_{d}$

$V_{\text{out-up}}+V_{\text{out-down}}=0$

अज्ञात इनपुट वोल्टेज (V) के लिए दो समीकरणों को जोड़ा और हल किया जा सकता है $V_{in}$

$V_{\text{in}}=-V_{\text{ref}}{\frac {t_{d}}{t_{u}}}$

समीकरण से एडीसी (ADC) को एकीकृत करने वाले दोहरे-ढलान के लाभों में से स्पष्ट हो जाता है कि माप सर्किट तत्वों (R और C) के मूल्यों से स्वतंत्र है।हालांकि इसका मतलब यह नहीं है कि आर और सी के मूल्य एडीसी (ADC) को एकीकृत करने वाले दोहरे-ढलान के डिजाइन में महत्वहीन हैंI

ध्यान दें कि दाईं ओर ग्राफ में, वोल्टेज (V) को रन-अप चरण के दौरान और रन-डाउन चरण के दौरान नीचे जाने के रूप में दिखाया गया है।वास्तव में, क्योंकि इंटीग्रेटर एक नकारात्मक प्रतिक्रिया कॉन्फ़िगरेशन में ओपी-एम्प का उपयोग करता है, एक सकारात्मक लागू करता है $V_{\text{in}}$ इंटीग्रेटर के आउटपुट को नीचे जाने का कारण होगा।रन-अप चरण के दौरान इंटीग्रेटर कैपेसिटर को चार्ज जोड़ने और रन-डाउन चरण के दौरान चार्ज को हटाने की प्रक्रिया को अधिक सटीक रूप से संदर्भित करता है।

एडीसी (ADC) को एकीकृत करने वाले ड्यूल-स्लोप का संकल्प मुख्य रूप से रन-डाउन अवधि की लंबाई और समय माप संकल्प (यानी, नियंत्रक की घड़ी की आवृत्ति) द्वारा निर्धारित किया जाता है।आवश्यक रिज़ॉल्यूशन (बिट्स की संख्या में) एक पूर्ण पैमाने पर इनपुट के लिए रन-डाउन अवधि की न्यूनतम लंबाई निर्धारित करता है (उदा: $V_{\text{in}}=-V_{\text{ref}}$):

$t_{d}={\frac {2^{r}}{f_{\text{clk}}}}$

पूर्ण पैमाने पर इनपुट के माप के दौरान इंटीग्रेटर के आउटपुट का ढलान रन-अप और रन-डाउन चरणों के दौरान समान होगा। इसका तात्पर्य यह भी है कि रन-अप अवधि और रन-डाउन अवधि का समय समान होगाI

($t_{u}=t_{d}$) और यह कि कुल माप समय होगा $2t_{d}$इसलिए पूर्ण पैमाने पर इनपुट के लिए कुल माप समय वांछित रिज़ॉल्यूशन और नियंत्रक की घड़ी की आवृत्ति पर आधारित होगाI

$t_{m}=2{\frac {2^{r}}{f_{\text{clk}}}}$

आमतौर पर रन-अप समय को 100 एमएस (ms) की तरह मुख्य आवृत्ति में से एक के रूप में चुना जाता हैI जैसे कि 100 एमएस (ms) और इस प्रकार प्रति सेकंड 3.3 रूपांतरण जैसे कुछ रन-डाउन और रीसेट चरण प्रत्येक 100 एमएस (ms) लेते हैं।आवृत्ति प्रतिक्रिया में एकीकरण समय और इसके हार्मोनिक्स पर 1 शून्य है तो सुपरइम्पोज़्ड मेन ह्यूम को दबा दिया जाता है।रन-डाउन के लिए 100 एमएस (ms) और 1 एनबीएस मेगाहर्ट्ज घड़ी के साथ 100,000 गिनती सैद्धांतिक संकल्प में परिणाम के तौर पर यह प्रक्रिया संचारित होगी।आवेदन के आधार पर कम एकीकरण और तदनुसार कम रिज़ॉल्यूशन संभव है।

सीमाएँ

एडीसी (ADC) को एकीकृत करने वाले दोहरे ढलान के रिज़ॉल्यूशन की अधिकतम सीमाएं हैं। लंबे समय तक माप के समय या तेज घड़ियों का उपयोग करके बुनियादी दोहरे-ढलान एडीसी (ADC) के संकल्प को मनमाने ढंग से उच्च मूल्यों के लिए बढ़ाना संभव नहीं है।

• एकीकृत एम्पलीफायर की सीमा वोल्टेज (V) रेल इंटीग्रेटर के आउटपुट वोल्टेज (V) को सीमित करता है। बहुत लंबे समय तक इंटीग्रेटर से जुड़ा एक इनपुट अंततः ओपी एएमपी को आउटपुट को कुछ अधिकतम मूल्य तक सीमित करने का कारण बनेगा जिससे रन-डाउन समय के आधार पर कोई भी गणना अर्थहीन हो जाएगी। इसलिए इंटीग्रेटर रोकनेवाला और संधारित्र को ओपी-एएमपी के वोल्टेज (V) रेल संदर्भ वोल्टेज (V) और अपेक्षित पूर्ण-पैमाने पर इनपुट और वांछित संकल्प को प्राप्त करने के लिए आवश्यक सबसे लंबे समय तक रन-अप समय के आधार पर सावधानी से चुना जाता है।
• तुलनित्र की सटीकता नल डिटेक्टर के रूप में उपयोग की जाती है। जब इंटीग्रेटर का आउटपुट शून्य तक पहुंच गया हो तो वाइडबैंड सर्किट शोर तुलनित्र की क्षमता को सीमित करता हैI गोके का सुझाव है कि एक विशिष्ट सीमा 1 मिलीवोल्ट का एक तुलनित्र संकल्प है।
• इंटीग्रेटर के संधारित्र की गुणवत्ता यद्यपि एकीकृत संधारित्र को पूरी तरह से रैखिक की आवश्यकता नहीं है लेकिन इसे समय-अपरिवर्तनीय होने की आवश्यकता है। सीमाओं के अंत में रैखिकता त्रुटियों का कारण बनता है।

संवर्द्धन

एडीसी (ADC) को एकीकृत करने वाले दोहरे-ढलान के मूल डिजाइन की रैखिकता, रूपांतरण गति और संकल्प में एक सीमाएं हैं।इन्हें कुछ हद तक दूर करने के लिए बुनियादी डिजाइन में कई संशोधन किए गए हैं।

रन-अप सुधार

उन्नत दोहरी ढलान

बढ़ाया रन-अप ड्यूल-स्लोप एकीकृत एडीसी (ADC)

बुनियादी दोहरे-ढलान डिजाइन का रन-अप चरण समय की एक निश्चित अवधि के लिए इनपुट वोल्टेज (V) को एकीकृत करता है। यह अज्ञात राशि को इंटीग्रेटर के संधारित्र पर निर्माण करने की अनुमति देता है। रन-डाउन चरण का उपयोग अज्ञात वोल्टेज (V) को निर्धारित करने के लिए आंका जाता है I संदर्भ वोल्टेज (V) के बराबर पूर्ण पैमाने पर इनपुट के लिए माप समय का आधा हिस्सा रन-अप चरण में खर्च किया जाता है।रन-अप चरण में खर्च किए गए समय की मात्रा को कम करने से कुल माप समय कम हो सकता है। वोल्टेज (V) का सामान्य कार्यान्वयन वोल्टेज (V) के रूप में दो बार एक इनपुट रेंज का उपयोग करता है।

रन-अप समय को कम करने का एक सरल तरीका उस दर को बढ़ाना है जो इनपुट पर उपयोग किए गए अवरोधक के आकार को कम करके इंटीग्रेटर कैपेसिटर पर जमा करता है।यह अभी भी एक ही कुल राशि संचय की अनुमति देता हैI लेकिन यह कार्य बहुत ही कम अवधि में किया जाता हैI इनपुट वोल्टेज (V) की गणना के लिए निम्नलिखित समीकरण में रन-डाउन चरण परिणाम के लिए एक ही एल्गोरिथ्म का उपयोग किया गया है I($V_{\text{in}}$):

$V_{\text{in}}=-V_{\text{ref}}{\frac {R_{a}}{R_{b}}}{\frac {t_{d}}{t_{u}}}$

ध्यान दें कि यह समीकरण बुनियादी दोहरे-ढलान कनवर्टर के समीकरण के विपरीत इंटीग्रेटर प्रतिरोधों के मूल्यों पर निर्भर करता है। इससे अधिक महत्वपूर्ण बात ये है कि दो प्रतिरोध मूल्यों के अनुपात पर यह बात निर्भर करती है।यह संशोधन कनवर्टर के परिकलन को बेहतर बनाने के लिए किसी नई रणनीत पर काम नहीं करता है I

मल्टी-स्लोप रन-अप

रन-अप चरण का उद्देश्य रन-डाउन चरण के दौरान आंकने वाले इंटीग्रेटर के लिए इनपुट को आनुपातिक रूप से जोड़ा जाता है। कनवर्टर के समाधान को बेहतर बनाने के लिए एक विधि रन-अप चरण के दौरान एकीकृत एम्पलीफायर की सीमा की कृतिम रूप से वृद्धि की जाती है I

इंटीग्रेटर क्षमता को बढ़ाने का एक तरीका हैI रन-अप चरण के दौरान समय-समय पर चार्ज की ज्ञात मात्रा को जोड़ना या घटाना ताकि इंटीग्रेटर के आउटपुट को इंटीग्रेटर एम्पलीफायर की सीमा के भीतर रखा जा सके।

कुल संचित चार्ज अज्ञात इनपुट वोल्टेज (V) द्वारा पेश किया गया चार्ज है और जो कि जोड़े गए या घटाए गए ज्ञात शुल्कों का योग है।

एक बहु-ढलान रन-अप कनवर्टर के लिए सर्किट आरेख

दाईं ओर दिखाया गया सर्किट आरेख इस बात का उदाहरण है कि मल्टी-स्लोप रन-अप को कैसे लागू किया जा सकता है।रन-अप के दौरान अज्ञात इनपुट वोल्टेज (V),$V_{\text{in}}$, हमेशा इंटीग्रेटर पर लागू होता है।दो स्वतंत्र स्विच द्वारा नियंत्रित सकारात्मक और नकारात्मक संदर्भ वोल्टेज (V) अपनी सीमा के भीतर इंटीग्रेटर के आउटपुट को रखने के लिए आवश्यकतानुसार चार्ज को जोड़ते और घटाते हैं। संदर्भ प्रतिरोध,$R_{p}$ तथा $R_{n}$ आवश्यक रूप से छोटे हैं $R_{i}$ यह सुनिश्चित करने के लिए कि संदर्भ इनपुट द्वारा शुरू किए गए चार्ज को पार कर सकते हैं। इंटीग्रेटर के आउटपुट से जुड़े एक तुलनित्र का उपयोग यह तय करने के लिए किया जाता है कि किस संदर्भ वोल्टेज (V) को लागू किया जाना चाहिए। यह एक अपेक्षाकृत सरल एल्गोरिथ्म हो सकता हैI

कंट्रोलर इस बात पर नज़र रखता है कि संदर्भ वोल्टेज (V) के परिणामस्वरूप इंटीग्रेटर कैपेसिटर पर कितना अतिरिक्त चार्ज रखा गया था (या हटाए गए) पर प्रत्येक स्विच को कितनी बार चालू किया जाता है।

मल्टी-स्लोप रन-डाउन का उपयोग अक्सर मल्टी-स्लोप रन-अप के संयोजन में किया जाता है। मल्टी-स्लोप रन-अप इंटीग्रेटर पर अपेक्षाकृत छोटे कैपेसिटर की अनुमति देता हैI इस प्रकार यह एक अपेक्षाकृत खड़ी ढलान के साथ शुरू होता हैI इस प्रकार यह वास्तव में अधिक क्रमिक ढलानों का उपयोग करने का विकल्प होता है।

दाईं ओर दर्शाये गए चित्र में ऐसे मल्टी-स्लोप रन-अप के दौरान इंटीग्रेटर से सैंपल आउटपुट का एक ग्राफ है। प्रत्येक धराशायी लंबवत रेखा नियंत्रक द्वारा एक निर्णय बिंदु का प्रतिनिधित्व करती है जहां यह आउटपुट की ध्रुवीयता का नमूना लेती है और इनपुट पर सकारात्मक या नकारात्मक संदर्भ वोल्टेज (V) लागू करने का विकल्प चुनती हैi आदर्श रूप से रन-अप अवधि के अंत में इंटीग्रेटर के आउटपुट वोल्टेज (V) को निम्नलिखित समीकरण द्वारा दर्शाया जा सकता हैi

$V_{\text{out}}=-<!--\; -\; -->\frac{1}{C}(\frac{N{V}_{\text{in}}{t}_{\mathrm{\Delta <!--\; \Delta \; -->}}}{R_i}+\frac{N_p{V}_{\text{ref}}{t}_{\mathrm{\Delta <!--\; \Delta \; -->}}}{R_p}-<!--\; -\; -->\frac{}{}$