कैरी-चयन योजक

इलेक्ट्रॉनिक्स में, कैरी-सेलेक्ट एडर ऐसे एडर को प्रयुक्त करने की विशेष विधि है, जो तर्क अवयव है जो दो n-बिट संख्याओं के $(n+1)$-बिट योग की गणना करता है। कैरी-सेलेक्ट योजक सरल किंतु तेज़ है, जिसमें गेट स्तर की गहराई $O({\sqrt {n}})$ है।

निर्माण

कैरी-सेलेक्ट एडर में समान्यत: तरंग-वाहक योजक और बहुसंकेतक होता है। कैरी-सेलेक्ट ऐडर के साथ दो n-बिट नंबरों को जोड़ना दो ऐडर्स (इसलिए दो रिपल-कैरी ऐडर्स) के साथ किया जाता है, जिससे गणना दो बार की जा सकती है, इसके पश्चात् कैरी-इन शून्य होने की धारणा के साथ और दूसरी बार यह मानते हुए यह होगा. दो परिणामों की गणना करने के बाद, सही कैरी-इन ज्ञात होने पर मल्टीप्लेक्सर के साथ सही योग, साथ ही सही कैरी-आउट का चयन किया जाता है।

प्रत्येक कैरी सेलेक्ट ब्लॉक में बिट्स की संख्या समान या परिवर्तनशील हो सकती है। समान स्थिति में, अधिकत्तम विलंब $\lfloor {\sqrt {n}}\rfloor$ के ब्लॉक आकार के लिए होता है। परिवर्तनीय होने पर, ब्लॉक आकार में अतिरिक्त इनपुट A और B से लेकर कैरी आउट तक की देरी होनी चाहिए, जो कि इसमें जाने वाली मल्टीप्लेक्सर श्रृंखला के समान है, जिससे कैरी आउट की गणना समय पर की जा सकता है। जिससे $O({\sqrt {n}})$ विलंब समान आकार से प्राप्त होता है, जहां प्रति ब्लॉक पूर्ण-योजक तत्वों की आदर्श संख्या जोड़े जाने वाले बिट्स की संख्या के वर्गमूल के समान होती है, क्योंकि इससे समान संख्या में एमयूएक्स प्राप्त होगा देरी.

मूलभूत बिल्डिंग ब्लॉक

ऊपर कैरी-सेलेक्ट एडर का मूल बिल्डिंग ब्लॉक है, जहां ब्लॉक का आकार 4 है। दो 4-बिट रिपल-कैरी एडर्स को साथ मल्टीप्लेक्स किया जाता है, जहां परिणामी कैरी और सम बिट्स को कैरी-इन द्वारा चुना जाता है। चूँकि रिपल-कैरी योजक 0 का कैरी-इन मानता है, और दूसरा 1 का कैरी-इन मानता है, वास्तविक कैरी-इन के माध्यम से किस योजक की सही धारणा थी, इसका चयन करने से वांछित परिणाम प्राप्त होता है।

समान आकार का योजक

इनमें से तीन ब्लॉकों और 4-बिट रिपल-कैरी योजक के साथ 4 के समान ब्लॉक आकार वाला 16-बिट कैरी-सेलेक्ट योजक बनाया जा सकता है। चूंकि गणना की प्रारंभ में कैरी-इन ज्ञात होता है, इसलिए पहले चार बिट्स के लिए कैरी सेलेक्ट ब्लॉक की आवश्यकता नहीं होती है। इस योजक का विलंब चार पूर्ण योजक विलंब, साथ ही तीन एमयूएक्स विलंब होगा।

परिवर्तनीय आकार योजक

वैरिएबल आकार वाला 16-बिट कैरी-सेलेक्ट योजक इसी तरह बनाया जा सकता है। यहां हम 2-2-3-4-5 के ब्लॉक आकार वाला योजक दिखाते हैं। यह ब्रेक-अप तब आदर्श होता है जब पूर्ण-योजक विलंब एमयूएक्स विलंब के समान होता है, जिसकी संभावना नहीं है। कुल विलंब दो पूर्ण योजक विलंब और चार एमयूएक्स विलंब है। हम दो कैरी चेन के माध्यम से देरी को बनाने की प्रयाश करते हैं और पिछले चरण की देरी को समान करते हैं।

नियमबद्ध योग योजक

एक नियमबद्ध योग योजक कैरी-सेलेक्ट योजक पर आधारित पुनरावर्ती संरचना है। जिसमे नियमबद्ध योग योजक में, एमयूएक्स स्तर दो n/2-बिट इनपुट के मध्य चयन करता है जो स्वयं नियमबद्ध -योग योजक के रूप में निर्मित होते हैं। जो की पेड़ के निचले स्तर में 2-बिट योजक (1 आधा योजक और 3 पूर्ण योजक) और 2 एकल-बिट मल्टीप्लेक्सर्स के जोड़े होते हैं।

नियमबद्ध योग योजक मध्यवर्ती कैरी आउटपुट के बहुत बड़े फैन-आउट से ग्रस्त है। इस प्रकार अंतिम स्तर पर फैन आउट n/2 जितना ऊंचा हो सकता है, जहां $c_{n/2-1}$ सभी मल्टीप्लेक्सर्स को $s_{n/2}$ को $s_{n-1}$.तक ले जाता है।

अन्य योजक संरचनाओं के साथ संयोजन

एमयूएक्स इनपुट उत्पन्न करने के लिए कैरी-सेलेक्ट एडर डिज़ाइन को कैरी-लुकहेड योजक संरचना के साथ पूरक किया जा सकता है, इस प्रकार संभावित रूप से क्षेत्र को कम करते हुए समानांतर उपसर्ग एडर के रूप में और भी अधिक प्रदर्शन प्राप्त होता है।

कोग्गे-स्टोन एडर लेख में उदाहरण दिखाया गया है।

अग्रिम पठन

• Savard, John J. G. (2018) [2006]. "Advanced Arithmetic Techniques". quadibloc. Archived from the original on 2018-07-03. Retrieved 2018-07-16.