क्लॉक डोमेन क्रॉसिंग
डिजिटल इलेक्ट्रॉनिक डिज़ाइन में एक क्लॉक डोमेन क्रॉसिंग (सीडीसी), या सधारण क्लॉक क्रॉसिंग, एक तुल्यकालिक डिजिटल परिपथ में एक क्लॉक संकेत डोमेन से दूसरे क्लॉक डोमेन संकेत में ट्रैवर्सल करती है । यदि कोई संकेत फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) अधिक समय तक जोर नहीं देता है और पंजीकृत नहीं होता है, तो यह आने वाली समय की सीमा पर अतुल्यकालिक संचार दिखाता है।[1]
एक तुल्यकालिक प्रणाली एक सिंगल इलेक्ट्रॉनिक ऑसिलेटर से बना होता है जो एक क्लॉक संकेत और क्लॉक डोमेन को उत्पन्न करता है। मेमोरी एलिमेंट्स उस ऑसिलेटर से संकेत द्वारा सीधे क्लॉक किए जाते है ,और मेमोरी एलिमेंट्स के आउटपुट से जुड़े संयोजन तर्क प्रकाश की गति से जुड़े होते है।प्रकाश की गति में देरी, घड़ी का तिरछापन, आदि के कारण, ऐसी तुल्यकालिक प्रणाली में क्लॉक डोमेन का आकार घड़ी की आवृत्ति के व्युत्क्रमानुपाती होता है।[2]प्रारंभ में कंप्यूटरों में, सामान्पयतः सभी डिजिटल लॉजिक एक क्लॉक डोमेन में चलते थे। संचरण लाइन संकेत खंडता के कारण मानक मुद्रित परिपथ बोर्ड ट्रेस पर 66 मेगाहर्ट्ज से ऊपर डिजिटल संकेत ले जाना मुश्किल होता है (एक तुल्यकालिक डिजिटल प्रणाली में क्लॉक संकेत उच्चतम आवृत्ति के होते है), सीपीयू जो तेज गति से चलते हैं, वे एक चिप पर सिस्टम होते हैं। सिंगल-चिप सीपीयू एक चरण बंद लूप (पीएलएल) या अन्य ऑन-चिप ऑसिलेटर के साथ, सबसे तेज संकेत ऑन-चिप रखते हैं। सबसे पहले, प्रत्येक सीपीयू चिप अपने स्वयं के एकल क्लॉक डोमेन में चलता था, और कंप्यूटर के बाकी डिजिटल लॉजिक दूसरे धीमी क्लॉक डोमेन में चलते थे। कुछ आधुनिक सीपीयू में इतनी तेज गति वाली घड़ी होती है, जिससे डिजाइनरों को एक ही सीपीयू चिप पर कई अलग-अलग घड़ी डोमेन बनाने के लिए मजबूर होना पड़ा था।[when?][which?]
अलग-अलग क्लॉक संकेत डोमेन में ऐसी क्लॉक होती हैं जिनकी घड़ी की आवृत्ति अलग होती है, एक अलग चरण होता है (या तो अलग-अलग क्लॉक लेटेंसी या एक अलग क्लॉक स्रोत के कारण), या दोनों से होता हैं।[3] किसी भी तरह से दो डोमेन में घड़ी के किनारों के बीच संबंध पर पूर्ण रूप से निर्भरता नहीं कि जा सकती है।
उच्च आवृत्ति वाले क्लॉक डोमेन के लिए सिंगल बिट संकेत को एक एक फ्लिप-फ्लॉप (इलेक्ट्रॉनिक्स) के माध्यम से संकेत को पंजीकृत करके पूरा किया जाता है। जो स्रोत डोमेन द्वारा क्लॉक किया जाता है, इस प्रकार संकेत को लंबे समय तक पकड़े रहने के लिए उच्च आवृत्ति क्लॉक्ड गंतव्य डोमेन द्वारा पता लगाया जाता है।
सीडीसी मेटास्टेबिलिटी का अभिप्राय क्लॉक डोमेन के बीच हो सकता हैं; यह डोमेन क्रॉसिंग मेटास्टेबिलिटी को रीसेट करने के विपरीत होता है, जो तुल्यकालिक और अतुल्यकालिक क्लॉक डोमेन के बीच होता है।[4] डेस्टिनेशन क्लॉक डोमेन में इलेक्ट्रॉनिक्स में सीडीसी मेटास्टेबिलिटी के साथ समस्याओं से बचने के लिए, डेस्टिनेशन डोमेन में री-सिंक्रनाइज़ेशन फ्लिप-फ्लॉप के न्यूनतम 2 चरण शामिल होते हैं। धीमी आवृत्ति के साथ क्लॉक डोमेन में आने वाले एकल बिट संकेत को सिंक्रोनाइज़ करना अधिक बोझिल होता है। इसके लिए सामान्पयतः गंतव्य डोमेन से स्रोत डोमेन तक प्रतिक्रिया के रूप में प्रत्येक क्लॉक डोमेन में एक रजिस्टर की आवश्यकता होती है, यह दर्शाता है कि संकेत का पता चला गया था।[5]अन्य संभावित क्लॉक डोमेन क्रॉसिंग डिज़ाइन त्रुटियों में ग्लिट्स और डेटा हानि शामिल होते हैं।[6] कुछ घटनाओ में, क्लॉक गेटिंग का परिणाम दो क्लॉक डोमेन में होता है जहां स्लो डोमेन एक सेकंड से अगले सेकंड में बदलता है।
यह भी देखें
- क्रॉसस्टॉक (इलेक्ट्रॉनिक्स)
- मेटास्टेबिलिटी (इलेक्ट्रॉनिक्स)
- विश्व स्तर पर अतुल्यकालिक स्थानीय रूप से तुल्यकालिक | विश्व स्तर पर अतुल्यकालिक, स्थानीय रूप से तुल्यकालिक
- स्रोत-तुल्यकालिक
- ग्रे कोड
- सरल प्रोसेसर की अतुल्यकालिक सरणी
- विषय में डुप्लिकेट किया गया है फ्लिप-फ्लॉप (इलेक्ट्रॉनिक ) § टाइमिंग कंसीडरेशन
संदर्भ
- ↑ Parker, Roy H. (2004-06-02). "Caution: Clock Crossing – A prescription for uncontaminated data across clock domains". Chip Design Magazine – Tools, Technologies & Methodologies. No. 5. Extension Media, Inc. Article 32. Archived from the original on 2019-03-27.
- ↑ Seitz, Charles L. (December 1979) [1978-07-23]. "Chapter 7: System Timing" (PDF). In Mead, Carver; Conway, Lynn (eds.). Introduction to VLSI Design (1 ed.). Addison Wesley. ISBN 0-20104358-0. ISBN 978-0-20104358-7. Archived (PDF) from the original on 2020-06-19. Retrieved 2020-08-06. (46 pages) (NB. Cf. isochronous region.)
- ↑ Asic World: Interfacing Two Clock Domains
- ↑ BTV: Reset Domain Crossing Sign-Off Fundamentals
- ↑ Stein, Mike (2003-07-24). "Crossing the abyss: asynchronous signals in a synchronous world – as digital design becomes increasingly sophisticated, circuits with multiple clocks must reliably communicate with each other" (PDF). EDN. Paradigm Works, Andover, Massachusetts, USA. pp. 59–60, 62, 64, 66, 68–69. Archived (PDF) from the original on 2020-08-06. Retrieved 2020-08-06.
{{cite magazine}}:|archive-date=/|archive-url=timestamp mismatch (help) (7 pages) - ↑ SemiEngineering: Clock Domain Crossing (CDC)
अग्रिम पठन
- Patil, Girish (2004). "Clock domain crossing - Closing the loop on clock domain functional implementation problems" (PDF). Cadence Design Systems. Archived from the original (PDF) on 2007-01-25. (10 pages)
- Yeung, Ping (2007). "Five Steps to Quality CDC Verification" (PDF). eeNews Europe. Mentor Graphics. (17 pages)
- Athanas, Peter M. (2015). "1: Clock Domain Crossing". LEDA. Course 4514. Blacksburg, Virginia, USA: Bradley Department of Electrical and Computer Engineering, Virginia Tech. Archived from the original on 2015-05-11. Retrieved 2020-08-06.
