क्विल्ट पैकेजिंग
क्विल्ट पैकेजिंग (क्यूपी) एक एकीकृत परिपथ पैकेजिंग और कॉपर इंटरकनेक्ट है। चिप-से-चिप इंटरकनेक्ट इंटीग्रेटेड परिपथ पैकेजिंग तकनीक जो "टर्मिनल (इलेक्ट्रॉनिक्स)" संरचनाओं का उपयोग करती है जो विद्युत और यांत्रिक रूप से शक्तिशाली चिप बनाने के लिए माइक्रोचिप्स के किनारों से क्षैतिज रूप से बाहर निकलती हैं। टू-चिप इंटरकनेक्शन।[1][2] क्यूपी नोड्यूल्स को लाइन अर्धचालक अर्धचालक उपकरण अर्धचालक उपकरण का निर्माण तकनीकों के मानक बैक एंड का उपयोग करके माइक्रोचिप के एक अभिन्न अंग के रूप में बनाया गया है। सोल्डर तब उप-माइक्रोन संरेखण स्पष्टता के साथ चिप इंटरकनेक्शन को सक्षम करने के लिए चिप को सक्षम करने के लिए नोड्यूल के शीर्ष पर विद्युत कर रहा है।[3]
किसी भी अर्धचालक पदार्थ (सिलिकॉन, गैलियम आर्सेनाइड, सिलिकन कार्बाइड , गैलियम नाइट्राइड, आदि) से बने छोटे उच्च उपज वाले "मल्टी-चिप मॉड्यूल" को पैकेज या मेटा-चिप में बड़े बहुक्रिया प्रणाली बनाने के लिए एक साथ "क्विल्टेड" किया जा सकता है।[4] इस प्रकार, क्यूपी तकनीक मल्टी-चिप मॉड्यूल को अलग-अलग तकनीकों या प्लानर, त्रि-आयामी एकीकृत परिपथ या 2.5डी और 3डी कॉन्फ़िगरेशन में सब्सट्रेट पदार्थ के साथ एकीकृत कर सकती है।[5]
आरएफ एनालॉग प्रदर्शन
क्यूपी इंटरकनेक्ट्स पर मल्टीपल मापे गए निविष्ट वस्तु का हानि को क्विल्टेड चिपसेट पर सजातीय और विषम अर्धचालक पदार्थ के सेट के साथ आयोजित किया गया है। रेडियोआवृति एस पैरामीटर माप डीसी से 220 गीगाहर्ट्ज तक किए गए थे। क्यूपी इंटरकनेक्ट ने सिलिकॉन और सिलिकॉन चिप्स के बीच डीसी से 100 गीगाहर्ट्ज तक 0.1 डीबी से कम प्रविष्टि हानि का प्रदर्शन किया है,[2] और सिलिकॉन और गैलियम आर्सेनाइड के बीच 220 गीगाहर्ट्ज तक 0.8 डीबी से कम प्रविष्टि हानि का प्रदर्शन किया है।।[6]
डिजिटल प्रदर्शन
क्यूपी इंटरकनेक्ट्स में चिप के किनारे पर 10 माइक्रोन पिच पर 10 माइक्रोन नोड्यूल के साथ बिना किसी विरूपण के 12 गीगाबिट/सेकंड (जीबीपीएस) बिट-रेट थ्रूपुट प्राप्त होता है।[7]
प्रकाशिकी/फोटोनिक्स
प्रारंभिक ऑप्टिकल युग्मन हानि सिमुलेशन और माप इंगित करते हैं कि इंटर-चिप युग्मन हानि 4 माइक्रोमीटर से कम के अंतराल के लिए <6 डीबी है। अंतर तेजी से सुधार होता है क्योंकि अंतर शून्य तक पहुंचता है, जो क्विल्ट पैकेजिंग असेंबली सहनशीलता के साथ प्राप्त करने योग्य है।[8][9]
संदर्भ
- ↑ Zheng, Quanling; Kopp, David; Khan, Mohammad Ashraf; Fay, Patrick; Kriman, Alfred M.; Bernstein, Gary H. (March 2014). "सोल्डर पेस्ट के साथ क्विल्ट पैकेजिंग इंटरचिप इंटरकनेक्ट की जांच". IEEE Transactions on Components, Packaging and Manufacturing Technology. 4 (3): 400–407. doi:10.1109/tcpmt.2014.2301738. ISSN 2156-3950.
- ↑ Jump up to: 2.0 2.1 Ashraf Khan, M.; Zheng, Quanling; Kopp, David; Buckhanan, Wayne; Kulick, Jason M.; Fay, Patrick; Kriman, Alfred M.; Bernstein, Gary H. (2015-06-01). "रजाई पैकेजिंग का थर्मल साइकिलिंग अध्ययन". Journal of Electronic Packaging. 137 (2). doi:10.1115/1.4029245. ISSN 1043-7398.
- ↑ Ahmed, Tahsin; Butler, Thomas; Khan, Aamir A.; Kulick, Jason M.; Bernstein, Gary H.; Hoffman, Anthony J.; Howard, Scott S. (2013-09-10). "ऑप्टिकल रजाई पैकेजिंग के माध्यम से चिप-टू-चिप वेवगाइड युग्मन का एफडीटीडी मॉडलिंग". Optical System Alignment, Tolerancing, and Verification VII. SPIE. 8844: 88440C. Bibcode:2013SPIE.8844E..0CA. doi:10.1117/12.2024088.
- ↑ Khan, M. Ashraf; Kulick, Jason M.; Kriman, Alfred M.; Bernstein, Gary H. (January 2012). "क्विल्ट पैकेजिंग सुपरकनेक्ट का डिजाइन और मजबूती". International Symposium on Microelectronics. 2012 (1): 000524–000530. doi:10.4071/isom-2012-poster_khan. ISSN 2380-4505.
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- ↑ Lu, Tian; Ortega, Carlos; Kulick, Jason; Bernstein, G. H.; Ardisson, Scott; Engelhardt, Rob (2016). "मॉड्यूलर कार्यात्मक आईसी विभाजन के लिए रजाई पैकेजिंग प्रौद्योगिकी का उपयोग करते हुए रैपिड एसओसी प्रोटोटाइप". Proceedings of the 27th International Symposium on Rapid System Prototyping Shortening the Path from Specification to Prototype - RSP '16. New York, New York, USA: ACM Press: 79–85. doi:10.1145/2990299.2990313. ISBN 978-1-4503-4535-4.
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- ↑ Ahmed, Tahsin; Lu, Tian; Butler, Thomas P.; Kulick, Jason M.; Bernstein, Gary H.; Hoffman, Anthony J.; Hall, Douglas C.; Howard, Scott S. (2017-05-01). "ऑप्टिकल रजाई पैकेजिंग का उपयोग कर मिड-इन्फ्रारेड वेवगाइड ऐरे इंटर-चिप कपलिंग". IEEE Photonics Technology Letters. 29 (9): 755–758. Bibcode:2017IPTL...29..755A. doi:10.1109/lpt.2017.2684091. ISSN 1041-1135.
