डीडीआर4 एसडीआरएएम

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डबल डेटा रेट 4 सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी (डीडीआर4 एसडीआरएएम) एक उच्च बैंडविड्थ (कंप्यूटिंग) (डबल डेटा रेट) इंटरफ़ेस के साथ सिंक्रोनस डायनेमिक रैंडम-एक्सेस मेमोरी का एक प्रकार है।

इसे 2014 में बाजार में प्रस्तुत किया गया था,[1][2][3] यह डायनेमिक रैंडम-एक्सेस मेमोरी (डीआरएएम) का एक प्रकार है, जिसमें से कुछ 1970 के दशक की प्रारंभ से उपयोग में हैं,[4] और डीडीआर2 एसडीआरएएम और डीडीआर3 एसडीआरएएम प्रौद्योगिकियों के लिए एक उच्च गति उत्तराधिकारी है।

डीडीआर4 अन्य कारकों के अतिरिक्त, भिन्न-भिन्न सिग्नलिंग वोल्टेज और भौतिक इंटरफ़ेस के कारण किसी भी प्रकार की रैंडम-एक्सेस मेमोरी (RAM) के साथ संगत नहीं है।

डीडीआर4 एसडीआरएएम को ईसीसी मेमोरी पर ध्यान केंद्रित करते हुए Q2 2014 में सार्वजनिक बाजार में प्रस्तुत किया गया था, जबकि गैर-ईसीसी डीडीआर4 मॉड्यूल 2014 की तीसरी तिमाही में उपलब्ध हो गए थे, जिसके साथ हैसवेल-ई प्रोसेसर लॉन्च किया गया था जिसके लिए डीडीआर4 मेमोरी की आवश्यकता होती है।

सुविधाएँ

अपने पूर्ववर्ती, डीडीआर3 पर डीडीआर4 के प्राथमिक लाभों में उच्च डेटा दर अंतरण गति के साथ उच्च मॉड्यूल घनत्व और कम वोल्टेज आवश्यकताएं सम्मिलित हैं।। डीडीआर3 के अधिकतम 16 GB प्रति DIMM की तुलना में डीडीआर4 मानक 64 गीगाबाइट तक के DIMM की अनुमति देता है।[5]

डीडीआर मेमोरी की पिछली पीढ़ियों के विपरीत, प्रीफ़ेच को डीडीआर3 में उपयोग किए गए 8n से ऊपर नहीं बढ़ाया गया है;[6]: 16  मूल बर्स्ट आकार आठ 64-बिट शब्द है, और प्रति सेकंड अधिक पढ़ने/लिखने के आदेश भेजकर उच्च बैंडविड्थ प्राप्त किए जाते हैं। इसकी अनुमति देने के लिए, मानक डीआरएएम बैंकों को दो या चार चयन योग्य बैंक समूहों में विभाजित करता है,[7] जहां विभिन्न बैंक समूहों में स्थानांतरण अधिक तेज़ी से किया जा सकता है।

क्योंकि बिजली की व्यय गति के साथ बढ़ती है, कम वोल्टेज अनुचित शक्ति और शीतलन आवश्यकताओं के बिना उच्च गति के संचालन की अनुमति देता है।

डीडीआर4 400 और 1067 MHz (डीडीआर3-800 से डीडीआर3-2133 तक) के बीच आवृत्तियों की तुलना में 800 और 1600 MHz (डीडीआर4-1600 से डीडीआर4-3200) के बीच आवृत्ति के साथ 1.2 V के और डीडीआर3 के 1.5 V की वोल्टेज आवश्यकताओं पर संचालित होता है।[8][lower-alpha 1] डीडीआर की प्रकृति के कारण, गति को सामान्यतः इन नंबरों (डीडीआर3-1600 और डीडीआर4-2400 सामान्य हैं, डीडीआर4-3200, डीडीआर4-4800 और डीडीआर4-5000 उच्च लागत पर उपलब्ध हैं) के दोगुने के रूप में विज्ञापित किया जाता है। डीडीआर3 के 1.35 V कम वोल्टेज मानक डीडीआर3L के विपरीत, डीडीआर4 का कोई डीडीआर4L कम वोल्टेज संस्करण नहीं है।[10][11]


समयरेखा

डीडीआर एसडीआरएएम, डीडीआर2 एसडीआरएएम, डीडीआर3 एसडीआरएएम और डीडीआर4 एसडीआरएएम की भौतिक तुलना
आगे और पीछे 8 जीबी[12] डीडीआर4 मेमोरी मॉड्यूल
  • 2005: मानक निकाय JEDEC ने 2007 में डीडीआर3 के लॉन्च से लगभग 2 साल पहले 2005 के निकट डीडीआर3 के उत्तराधिकारी पर काम करना प्रारंभ किया,[13] डीडीआर4 के उच्च-स्तरीय आर्किटेक्चर को 2008 में पूरा करने की योजना बनाई गई थी।[14]
  • 2007: 2007 में कुछ अग्रिम सूचना प्रकाशित की गई,[15] और किमोंडा के एक अतिथि वक्ता ने अगस्त 2008 में सैन फ्रांसिस्को इंटेल डेवलपर फोरम (आईडीएफ) में एक प्रस्तुति में और सार्वजनिक विवरण प्रदान किया।[15][16][17][18] डीडीआर4 को 2133 MT/s नियमित गति और 3200 MT/s उत्साही गति की बस (कंप्यूटिंग) आवृत्तियों के साथ 1.2 वोल्ट पर 30 एनएम प्रक्रिया को सम्मिलित करने और 2013 में 1 वोल्ट में संक्रमण से पहले 2012 में बाजार तक पहुंचने के रूप में वर्णित किया गया था।[16][18]
  • 2009: फरवरी में, सैमसंग ने 40 एनएम डीआरएएम चिप्स को मान्य किया, जिसे डीडीआर4 विकास की दिशा में एक महत्वपूर्ण चरण माना गया[19] 2009 के बाद से, डीआरएएम चिप्स केवल 50 nm प्रक्रिया में माइग्रेट होने लगे थे।[20]
  • 2010: इसके बाद, मेमकोन 2010, टोक्यो (संगणक मेमोरी उद्योग की एक घटना) में और विवरण सामने आए, जिसमें एक जेईडीईसी निदेशक द्वारा डीडीआर4 पर पुनर्विचार करने का समय शीर्षक से एक प्रस्तुति दी गई।[21] नया रोडमैप: अधिक यथार्थवादी रोडमैप 2015 शीर्षक वाली स्लाइड के साथ कुछ वेबसाइटों ने रिपोर्ट किया कि डीडीआर4 की प्रारंभ संभवत:[22] या निश्चित रूप से[23][24] 2015 तक विलंबित थी। चूंकि, डीडीआर4 इंजीनियरिंग मानक 2011 की प्रारंभ में मूल कार्यक्रम के अनुरूप घोषित किया गया था, जिस समय निर्माताओं ने परामर्श देना प्रारंभ किया कि बड़े पैमाने पर वाणिज्यिक उत्पादन और बाजार में रिलीज 2012 के लिए निर्धारित किया गया था।[1]
  • 2011: जनवरी में, सैमसंग ने 30 और 39 एनएम के बीच की प्रक्रिया पर आधारित 2 जीबी[12] डीडीआर4 डीआरएएम मॉड्यूल के परीक्षण के पूरा होने और जारी करने की घोषणा की।[25] इसकी अधिकतम डेटा अंतरण दर 1.2 V पर 2133 एमटी/एस है, ओपन ड्रेन तकनीक का उपयोग करती है (जीडीडीआर मेमोरी से अनुकूलित) और समकक्ष डीडीआर3 मॉड्यूल की तुलना में 40% कम बिजली लेता है।[25][26] अप्रैल में, हाइनिक्स ने 2400 एमटी/एस पर 2 जीबी[12] डीडीआर4 मॉड्यूल के उत्पादन की घोषणा की, जो 30 और 39 एनएम (सटीक प्रक्रिया अनिर्दिष्ट) के बीच एक प्रक्रिया पर 1.2 वी पर चल रहा है[1], ,यह जोड़ते हुए कि यह 2012 की दूसरी छमाही में उच्च मात्रा में उत्पादन प्रारंभ करने का अनुमान है।[1]डीडीआर4 के लिए सेमीकंडक्टर प्रक्रियाओं के 2012 के अंत और 2014 के बीच किसी बिंदु पर उप-30 एनएम में संक्रमण की आशा है।[27][28][needs update]
  • 2012: मई में माइक्रोन टेक्नोलॉजी ने घोषणा कि[2] की इसका लक्ष्य 2012 के अंत में 30 एनएम मॉड्यूल का उत्पादन प्रारंभ करना है।
    जुलाई में, सैमसंग ने घोषणा की कि वह उद्योग के पहले 16 जीबी का मानक लेना प्रारंभ करेगा[12] एंटरप्राइज़ सर्वर सिस्टम के लिए डीडीआर4 एसडीआरएएम का उपयोग करके पंजीकृत दोहरी इनलाइन मेमोरी मॉड्यूल (RDIMMs)।[29][30] सितंबर में, JEDEC ने डीडीआर4 के अंतिम विनिर्देश प्रस्तुत किए।[31]
  • 2013: डीडीआर4 को 2013 में डीआरएएम बाजार के 5% का प्रतिनिधित्व करने की आशा थी,[1]और 2015 के निकट बड़े पैमाने पर बाजार को अपनाने और 50% बाजार में प्रवेश करने के लिए;[1]2013 तक, चूंकि, डीडीआर4 को अपनाने में देरी हुई थी और 2016 या उसके बाद तक इसके अधिकांश बाजार तक पहुंचने की आशा नहीं थी।[32] डीडीआर3 से डीडीआर4 में संक्रमण इस प्रकार डीडीआर2 पर बड़े पैमाने पर बाजार परिवर्तन को प्राप्त करने के लिए डीडीआर3 को लिए गए लगभग पांच वर्षों से अधिक समय ले रहा है।[27] आंशिक रूप से, ऐसा इसलिए है क्योंकि अन्य घटकों के लिए आवश्यक परिवर्तन संगणक सिस्टम के अन्य सभी भागों को प्रभावित करेंगे, जिन्हें डीडीआर4 के साथ काम करने के लिए अद्यतन करने की आवश्यकता होगी।[33]
  • 2014: अप्रैल में, Hynix ने घोषणा की कि उसने 20nm तकनीक का उपयोग करके 8 गीगाबिट डीडीआर4 पर आधारित दुनिया का पहला उच्चतम-घनत्व वाला 128 GB मॉड्यूल विकसित किया है। मॉड्यूल 64-बिट I/O के साथ 2133 मेगाहर्ट्ज पर काम करता है, और प्रति सेकंड 17 GB तक डेटा प्रोसेस करता है।
  • 2016: अप्रैल में, सैमसंग ने घोषणा की कि उन्होंने 10 एनएम-श्रेणी की प्रक्रिया पर डीआरएएम का बड़े पैमाने पर उत्पादन प्रारंभ कर दिया है, जिसके द्वारा उनका अर्थ है 16 एनएम से 19 एनएम का 1x एनएम नोड शासन, जो 30% तेज डेटा अंतरण दर 3,200 Mbit/s का समर्थन करता है।[34] इससे पहले, 20 एनएम के आकार का उपयोग किया जाता था।[35][36]


बाजार की धारणा और अधिग्रहण

अप्रैल 2013 में, इंटरनेशनल डेटा ग्रुप (IDG) में एक समाचार लेखक – एक अमेरिकी प्रौद्योगिकी अनुसंधान व्यवसाय मूल रूप से अंतर्राष्ट्रीय डेटा निगम का हिस्सा है – डीडीआर4 एसडीआरएएम से संबंधित उनकी धारणाओं का विश्लेषण प्रस्तुत किया।[37] निष्कर्ष यह निकला था कि धीमी लेकिन कम शक्ति वाली मेमोरी का उपयोग करने वाले मोबाइल कंप्यूटिंग और अन्य उपकरणों की बढ़ती लोकप्रियता, पारंपरिक डेस्कटॉप कंप्यूटिंग क्षेत्र में विकास की धीमी गति, और मेमोरी निर्माण बाज़ार के समेकन का मतलब था कि रैम पर मार्जिन तंग था।

परिणामस्वरूप, नई तकनीक के लिए वांछित प्रीमियम कीमत हासिल करना कठिन था, और क्षमता अन्य क्षेत्रों में स्थानांतरित हो गई थी। एसडीआरएएम निर्माता और चिपसेट निर्माता, एक सीमा तक, एक चट्टान और एक कठिन स्थान के बीच फंस गए थे, आईसुप्पली के माइक हॉवर्ड के अनुसार- जहां कोई भी डीडीआर4 उत्पादों के लिए प्रीमियम का भुगतान नहीं करना चाहता था, और निर्माता मेमोरी नहीं बनाना चाहते थे यदि उन्हें प्रीमियम नहीं मिल रहा था।[37] डेस्कटॉप कंप्यूटिंग और इंटेल और एएमडी द्वारा DDR4 समर्थन वाले प्रोसेसर जारी करने की ओर उपभोक्ता भावना में बदलाव इसलिए संभावित रूप से "आक्रामक" विकास का कारण बन सकता है।।[37]

Intel के 2014 Haswell (माइक्रोआर्किटेक्चर) रोडमैप ने कंपनी के हैसवेल-ईपी प्रोसेसर में डीडीआर4 एसडीआरएएम के पहले उपयोग का विवरण किया था।[38]

AMD के प्रोसेसर रायजेन, 2016 में सामने आए और 2017 में भेज दिए गए, जो डीडीआर4 एसडीआरएएम का उपयोग करें।[39]


ऑपरेशन

डीडीआर4 चिप्स 1.2 वोल्ट की आपूर्ति का उपयोग करते हैं[6]: 16 [40][41] वर्डलाइन बूस्ट के लिए 2.5 V सहायक आपूर्ति के साथ जिसे VPP कहा जाता है,[6]: 16  डीडीआर3 चिप्स के मानक 1.5 V की तुलना में, कम वोल्टेज वेरिएंट के साथ 2013 में प्रदर्शित होने वाले 1.35 वी पर। डीडीआर4 को 2133 MT/s की स्थानांतरण दरों पर प्रस्तुत किए जाने की आशा है,[6]: 18  2013 तक संभावित 4266 MT/s तक बढ़ने का अनुमान है।[33] 2133 MT/s की न्यूनतम अंतरण दर डीडीआर3 गति में की गई प्रगति के कारण बताई गई थी, जिसके 2133 MT/s तक पहुंचने की संभावना थी, इस गति के नीचे डीडीआर4 को निर्दिष्ट करने के लिए बहुत कम व्यावसायिक लाभ बचा।[27][33] टेकगेज ने सैमसंग के जनवरी 2011 के इंजीनियरिंग नमूने की व्याख्या 13 घड़ी चक्रों की CAS विलंबता के रूप में की, जिसे डीडीआर2 से डीडीआर3 की चाल के तुलनीय बताया गया है।

आंतरिक बैंकों को बढ़ाकर 16 (4 बैंक योग्य बिट्स) कर दिया गया है, जिसमें प्रति डीआईएमएम 8 रैंक तक है।[6]: 16 

प्रोटोकॉल परिवर्तनों में सम्मिलित हैं:[6]: 20 

  • कमांड/एड्रेस बस में समता
  • डेटा बस व्युक्रम (Gडीडीआर4 के जैसा)
  • डेटा बस पर चक्रीय अतिरेक की जाँच
  • डीआईएमएम पर भिन्न-भिन्न डीआरएएम की स्वतंत्र प्रोग्रामिंग, ऑन-डाई टर्मिनेशन के बेहतर नियंत्रण की अनुमति देने के लिए।

संभवतः टीएसवी (थ्रू-सिलिकॉन वाया) या अन्य त्रि-आयामी एकीकृत सर्किट का उपयोग करके मेमोरी घनत्व में विकास की आशा है।[27][33][42][43] डीडीआर4 विनिर्देशन में JEDEC के अनुसार प्रारंभ से ही मानकीकृत त्रि-आयामी एकीकृत परिपथ सम्मिलित होगा,[43] जिसमें 8 स्टैक्ड डाई तक का प्रावधान होगा।[6]: 12  एक्स-बिट लैब्स ने भविष्यवाणी की थी कि परिणामस्वरूप बहुत उच्च घनत्व वाले डीडीआर4 मेमोरी चिप्स अपेक्षाकृत सस्ते हो जाएंगे।[33]

स्विच्ड मेमोरी बैंक भी सर्वरों के लिए एक प्रत्याशित विकल्प हैं।[27][42]

2008 में वेफर लेवल 3-डी आईसी प्रोसेस टेक्नोलॉजी नामक पुस्तक में चिंताओं को उठाया गया था कि गैर-स्केलिंग एनालॉग तत्व जैसे चार्ज पंप और वोल्टेज नियामक, और अतिरिक्त सर्किटरी "ने बैंडविड्थ में महत्वपूर्ण विकास की अनुमति दी है लेकिन वे अधिक सिलिकॉन मरने का उपभोग करें। उदाहरणों में चक्रीय अतिरेक जाँच त्रुटि-पहचान, ऑन-डाई टर्मिनेशन, बर्स्ट हार्डवेयर, प्रोग्राम योग्य पाइपलाइन, कम विद्युत प्रतिबाधा, और वर्तमान बोध प्रवर्धक की बढ़ती आवश्यकता (कम वोल्टेज के कारण बिट्स प्रति बिटलाइन में गिरावट के लिए जिम्मेदार) सम्मिलित हैं। लेखकों ने नोट किया कि, परिणामस्वरूप, मेमोरी सरणी के लिए उपयोग की जाने वाली डाई की मात्रा समय के साथ एसडीआरएएम और डीडीआर1 के लिए 70-78% से घटकर डीडीआर2 के लिए 47%, डीडीआर3 के लिए 38% और डीडीआर4 के लिए% संभावित रूप से 30 से कम हो गई है। [44]

विनिर्देश 2, 4, 8 और 16 Gbit की क्षमता वाले ×4, ×8 और ×16 मेमोरी उपकरणों के लिए मानकों को परिभाषित करता है।[12][45]

बैंडविड्थ और क्षमता वेरिएंट के अतिरिक्त, डीडीआर4 मॉड्यूल वैकल्पिक रूप से लागू कर सकते हैं:

  • ईसीसी, जो एक अतिरिक्त डेटा बाइट लेन है जिसका उपयोग छोटी त्रुटियों को ठीक करने और श्रेष्ठ विश्वसनीयता के लिए बड़ी त्रुटियों का पता लगाने के लिए किया जाता है। ईसीसी के साथ मॉड्यूल उनके पदनाम में एक अतिरिक्त ईसीसी द्वारा पहचाने जाते हैं। PC4-19200 ईसीसी या PC4-19200E ईसीसी के साथ एक PC4-19200 मॉड्यूल है।[46]
  • पंजीकृत (बफ़र्ड) बनें, जो बढ़ी हुई विलंबता की अतिरिक्त घड़ी की कीमत पर संकेतों को विद्युत रूप से बफ़र करके सिग्नल अखंडता (और इसलिए संभावित घड़ी की दर और भौतिक स्लॉट क्षमता) में सुधार करता है। उन मॉड्यूल को उनके पदनाम में एक अतिरिक्त आर द्वारा पहचाना जाता है, उदा। पीसी4-19200आर. सामान्यतः इस पदनाम वाले मॉड्यूल वास्तव में ईसीसी पंजीकृत होते हैं, लेकिन 'ईसीसी' का 'ई' हमेशा नहीं दिखाया जाता है। जबकि गैर-पंजीकृत (उर्फ अनबफर्ड रैम) की पहचान पदनाम में एक अतिरिक्त यू द्वारा की जा सकती है। उदा. पीसी4-19200यू।[46]
  • कम किए गए मॉड्यूल लोड करें, जो एलआर द्वारा निर्दिष्ट हैं और पंजीकृत/बफर मेमोरी के समान हैं, इस तरह से कि एलआरडीआईएमएम मॉड्यूल सभी संकेतों की समानांतर प्रकृति को बनाए रखते हुए नियंत्रण और डेटा लाइनों दोनों को बफर करते हैं। इस प्रकार, एलआरडीआईएमएम मेमोरी सीरियल और समांतर सिग्नल रूपों के बीच आवश्यक रूपांतरण से प्रेरित एफबी मेमोरी के कुछ प्रदर्शन और बिजली व्यय के मुद्दों को संबोधित करते हुए बड़ी समग्र अधिकतम मेमोरी क्षमता प्रदान करती है।[46]


कमांड एन्कोडिंग

डीडीआर4 कमांड एन्कोडिंग[47]
कमांड CS
 		 BG1–0,
BA1–0		 ACT
 		 A17
 		 A16
RAS		 A15
CAS		 A14
WE		 A13
 		 A12
BC		 A11
 		 A10
AP		 A9–0
 
अचयनित (कोई ऑपरेशन नहीं) H X
सक्रिय (सक्रिय): एक पंक्ति खोलें L बैंक L पंक्ति का पता
कोई ऑपरेशन नहीं L V H V H H H V
जेडक्यू अंशांकन L V H V H H L V Long V
पढ़ें (ईसा पूर्व, फट काट) L बैंक H V H L H V BC V AP स्तंभ
लिखें (एपी, ऑटो-प्रीचार्ज) L बैंक H V H L L V BC V AP स्तंभ
असाइन नहीं किया गया, आरक्षित L V v V L H H V
सभी बैंकों को प्रीचार्ज करें L V H V L H L V H V
एक बैंक को प्रीचार्ज करें L बैंक H V L H L V L V
रिफ्रेश L V H V L L H V
मोड रजिस्टर सेट (एमआर0–एमआर6) L पंजीकरण H L L L L L Data
  • Signal level
    • H, high
    • L, low
    • V, either low or high, a valid signal
    • X, irrelevant
  • Logic level
    •   Active
    •   Inactive
    •   Not interpreted

चूंकि यह अभी भी मौलिक रूप से उसी तरह से संचालित होता है, डीडीआर4 पिछली एसडीआरएएम पीढ़ियों द्वारा उपयोग किए जाने वाले कमांड स्वरूपों में एक बड़ा बदलाव करता है। सक्रिय (खुली पंक्ति) कमांड को इंगित करने के लिए एक नया कमांड सिग्नल, ACT, कम है।

सक्रिय कमांड को किसी भी अन्य (16 Gbit भाग में 18 पंक्ति पता बिट्स) की तुलना में अधिक पता बिट्स की आवश्यकता होती है, इसलिए मानक RAS, CAS, और WE सक्रिय कम संकेतों को उच्च-क्रम वाले पता बिट्स के साथ साझा किया जाता है जिनका उपयोग कब नहीं किया जाता है ACT ऊंचा है। का संयोजन RAS= एल और CAS=WE= एच जो पहले एक सक्रिय कमांड को एन्कोड करता था अप्रयुक्त है।

जैसा कि पिछले एसडीआरएएम एनकोडिंग में होता है, A10 का उपयोग कमांड वेरिएंट का चयन करने के लिए किया जाता है: रीड एंड राइट कमांड पर ऑटो-प्रीचार्ज, और प्रीचार्ज कमांड के लिए एक बैंक विरुद्ध सभी बैंक होते है। यह ZQ अंशांकन कमांड के दो प्रकारों का भी चयन करता है।

डीडीआर3 की तरह, A12 का उपयोग बर्स्ट चॉप के अनुरोध के लिए किया जाता है: चार स्थानांतरण के बाद 8-स्थानांतरण बर्स्ट का ट्रंकेशन। चूंकि बैंक अभी भी व्यस्त है और अन्य आदेशों के लिए अनुपलब्ध है जब तक कि आठ स्थानांतरण समय समाप्त नहीं हो जाते, एक भिन्न बैंक तक पहुँचा जा सकता है।

साथ ही, बैंक पतों की संख्या बहुत बढ़ा दी गई है। प्रत्येक डीआरएएम के अन्दर 16 बैंकों तक का चयन करने के लिए चार बैंक योग्य बिट्स हैं: दो बैंक एड्रेस बिट्स (BA0, BA1), और दो बैंक समूह बिट्स (BG0, BG1)। एक ही बैंक समूह के अन्दर बैंकों तक पहुँचने पर अतिरिक्त समय प्रतिबंध हैं; किसी भिन्न बैंक समूह में किसी बैंक तक पहुँचना तेज़ है।

इसके अतिरिक्त, तीन चिप सेलेक्ट सिग्नल (C0, C1, C2) हैं, जो आठ स्टैक्ड चिप्स को एक ही DRAM पैकेज के अंदर रखने की अनुमति देते हैं। ये प्रभावी रूप से तीन और बैंक योग्य बिट्स के रूप में कार्य करते हैं, कुल सात (128 संभावित बैंक) लाते हैं।

मानक स्थानांतरण दरें 1600, 1866, 2133, 2400, 2666, 2933, और 3200 मीट्रिक टन/सेकेंड हैं[47][48] (12⁄15, 14⁄15, 16⁄15, 18⁄15, 20⁄15, 22⁄15, और 24⁄15GHz क्लॉक फ़्रीक्वेंसी, डबल डेटा रेट), डीडीआर4-4800 तक की गति के साथ (2400 MHz क्लॉक) व्यावसायिक रूप से उपलब्ध है।[49]

डिजाइन विचार

माइक्रोन टेक्नोलॉजी की डीडीआर4 टीम ने IC और PCB डिज़ाइन के लिए कुछ प्रमुख बिंदुओं की पहचान की:[50]

आईसी डिजाइन:[50]

  • VrefDQ अंशांकन (डीडीआर4 के लिए आवश्यक है कि नियंत्रक द्वारा VrefDQ अंशांकन किया जाए);
  • नई एड्रेसिंग स्कीम (बैंक ग्रुपिंग, ACT बदलने के लिए RAS, CAS, और WE आदेश, PAR और Alert त्रुटि जाँच के लिए और DBI डेटा बस व्युक्रम के लिए);
  • नई बिजली बचत सुविधाएँ (कम-पावर ऑटो सेल्फ-रिफ्रेश, तापमान-नियंत्रित रिफ्रेश, फाइन-ग्रैन्युलैरिटी रिफ्रेश, डेटा-बस इनवर्जन, और सीएमडी/एडीडीआर लेटेंसी)।

सर्किट बोर्ड डिजाइन:[50]

  • नई बिजली आपूर्ति (1.2 V पर VDD/VDDQ और 2.5 V पर वर्डलाइन बूस्ट, जिसे VPP के नाम से जाना जाता है);
  • VrefDQ को डीआरएएम में आंतरिक रूप से आपूर्ति की जानी चाहिए जबकि VrefCA को बोर्ड से बाहरी रूप से आपूर्ति की जाती है;
  • DQ पिन सूडो-ओपन-ड्रेन I/O का उपयोग करके हाई टर्मिनेट (यह डीडीआर3 में CA पिन से भिन्न होता है जो VTT के लिए केंद्र-टैप होते हैं) होते हैं।[50]

रोवहैमर मिटिगेशन तकनीकों में बड़े स्टोरेज कैपेसिटर सम्मिलित हैं, एड्रेस स्पेस लेआउट रेंडमाइजेशन और ड्यूल-वोल्टेज I/O लाइनों का उपयोग करने के लिए एड्रेस लाइन्स को संशोधित करना जो संभावित सीमा स्थितियों को भिन्न करता है जिसके परिणामस्वरूप उच्च लिखने/पढ़ने की गति पर अस्थिरता हो सकती है।

मॉड्यूल पैकेजिंग

डीडीआर4 मेमोरी को 288-पिन ड्यूल इन-लाइन मेमोरी मॉड्यूल (DIMMs) में आपूर्ति की जाती है, जो 240-पिन डीडीआर3 DIMM के आकार के समान है। बढ़ी हुई संख्या को समान 5¼ इंच (133.35 mm) मानक DIMM लंबाई, लेकिन ऊंचाई (31.25 mm/1.23 in के अतिरिक्त 30.35 mm/1.2 in) थोड़ी बढ़ जाती है सिग्नल रूटिंग को आसान बनाने के लिए, और अधिक सिग्नल परतों को समायोजित करने के लिए मोटाई (1.0 से 1.2 मिमी तक) भी बढ़ा दी गई है।[51] डीडीआर4 DIMM मॉड्यूल में थोड़ा घुमावदार किनारा कनेक्टर होता है, इसलिए मॉड्यूल डालने के दौरान सभी पिन एक ही समय में नहीं लगे होते हैं, जिससे सम्मिलन बल कम हो जाता है।[52]

डीडीआर4 SO-DIMM में डीडीआर3 SO-DIMM के 204 पिन के अतिरिक्त 260 पिन होते हैं, जो 0.6 मिमी के अतिरिक्त 0.5 पर स्थित होते हैं, और 2.0 मिमी चौड़े (69.6 बनाम 67.6 मिमी) होते हैं, लेकिन ऊंचाई में समान 30 मिमी रहते हैं।[53]

अपने स्काइलेक (माइक्रोआर्किटेक्चर) के लिए, इंटेल ने यूनिडीआईएमएम नामक एक एसओ-डीआईएमएम पैकेज तैयार किया, जिसे डीडीआर3 या डीडीआर4 चिप्स के साथ पॉप्युलेट किया जा सकता है। साथ ही, स्काईलेक सीपीयू के एकीकृत मेमोरी कंट्रोलर (आईएमसी) को किसी भी प्रकार की मेमोरी के साथ काम करने में सक्षम होने की घोषणा की जाती है। UniDIMMs का उद्देश्य डीडीआर3 से डीडीआर4 में बाज़ार परिवर्तन में मदद करना है, जहाँ मूल्य निर्धारण और उपलब्धता RAM प्रकार को स्विच करने के लिए अवांछनीय बना सकती है। UniDIMM के समान आयाम और नियमित डीडीआर4 SO-DIMM के रूप में पिन की संख्या होती है, लेकिन असंगत डीडीआर4 SO-DIMM सॉकेट में आकस्मिक उपयोग से बचने के लिए किनारे कनेक्टर के पायदान को भिन्न तरह से रखा जाता है।[54]

मॉड्यूल

जेईडीईसी मानक डीडीआर4 मॉड्यूल

मानक

नाम

स्मृति

घड़ी

(मेगाहर्ट्ज)

आई/ओ बस

घड़ी

(मेगाहर्ट्ज)

डाटा
रेट
(MT/s)[lower-alpha 2] 		मापांक

नाम

पीक स्थानांतरण रेट
(एमबी/एस)[lower-alpha 3] 		समय
सीएल-टीआरसीडी-टीआरपी 		कैस

विलंब

(एनएस)

डीडीआर4-1600J*
डीडीआर4-1600K
डीडीआर4-1600L		 200 800 1600 PC4-12800 12800 10-10-10
11-11-11
12-12-12		 12.5
13.75
15
डीडीआर4-1866L*
डीडीआर4-1866M
डीडीआर4-1866N		 233.33 933.33 1866.67 PC4-14900 14933.33 12-12-12
13-13-13
14-14-14		 12.857
13.929
15
डीडीआर4-2133N*
डीडीआर4-2133P
डीडीआर4-2133R		 266.67 1066.67 2133.33 PC4-17000 17066.67 14-14-14
15-15-15
16-16-16		 13.125
14.063
15
डीडीआर4-2400P*
डीडीआर4-2400R
डीडीआर4-2400T
डीडीआर4-2400U		 300 1200 2400 PC4-19200 19200 15-15-15
16-16-16
17-17-17
18-18-18		 12.5
13.32
14.16
15
डीडीआर4-2666T
डीडीआर4-2666U
डीडीआर4-2666V
डीडीआर4-2666W		 333.33 1333.33 2666.67 PC4-21300 21333.33 17-17-17
18-18-18
19-19-19
20-20-20		 12.75
13.50
14.25
15
डीडीआर4-2933V
डीडीआर4-2933W
डीडीआर4-2933Y
डीडीआर4-2933AA		 366.67 1466.67 2933.33 PC4-23466 23466.67 19-19-19
20-20-20
21-21-21
22-22-22		 12.96
13.64
14.32
15
डीडीआर4-3200W
डीडीआर4-3200AA
डीडीआर4-3200AC		 400 1600 3200 PC4-25600 25600 20-20-20
22-22-22
24-24-24		 12.5
13.75
15
CAS लेटेंसी (CL)
मेमोरी में कॉलम एड्रेस भेजने और प्रतिक्रिया में डेटा की प्रारंभ के बीच क्लॉक सिग्नल

tRCD: पंक्ति के बीच घड़ी चक्र सक्रिय और पढ़ता/लिखता है

टीआरपी: रो प्रीचार्ज और एक्टिवेट के बीच क्लॉक साइकिल

डीडीआर4-xxxx प्रति-बिट डेटा अंतरण दर को दर्शाता है, और सामान्यतः डीडीआर चिप्स का वर्णन करने के लिए उपयोग किया जाता है। PC4-xxxxx प्रति सेकंड मेगाबाइट्स में समग्र अंतरण दर को दर्शाता है, और केवल मॉड्यूल (एकत्र DIMMs) पर लागू होता है। क्योंकि डीडीआर4 मेमोरी मॉड्यूल 8 बाइट्स (64 डेटा बिट्स) चौड़ी बस पर डेटा स्थानांतरण करते हैं, मॉड्यूल पीक स्थानांतरण रेट की गणना प्रति सेकंड स्थानांतरण करके और आठ से गुणा करके की जाती है।[55]


उत्तराधिकारी

2016 इंटेल डेवलपर फोरम में, डीडीआर5 एसडीआरएएम के भविष्य पर चर्चा की गई। विनिर्देशों को 2016 के अंत में अंतिम रूप दिया गया था – लेकिन 2020 से पहले कोई मॉड्यूल उपलब्ध नहीं होगा।[56] अन्य मेमोरी प्रौद्योगिकियां – अर्थात् उच्च बैंडविड्थ मेमोरी संस्करण 3 और 4 में[57] – डीडीआर4 को बदलने का लक्ष्य भी प्रस्तावित किया गया है।

2011 में, JEDEC ने वाइड I/O 2 मानक प्रकाशित किया; यह कई मेमोरी को ढेर कर देता है, लेकिन यह सीधे सीपीयू के ऊपर और उसी पैकेज में होता है। यह मेमोरी लेआउट डीडीआर4 एसडीआरएएम की तुलना में उच्च बैंडविड्थ और बेहतर शक्ति प्रदर्शन प्रदान करता है, और कम सिग्नल लंबाई वाले विस्तृत इंटरफ़ेस की अनुमति देता है। यह मुख्य रूप से उच्च प्रदर्शन एम्बेडेड और मोबाइल उपकरणों जैसे स्मार्टफोन में उपयोग किए जाने वाले विभिन्न मोबाइल डीडीआरएक्स एसडीआरएएम मानकों को बदलने का लक्ष्य रखता है।[58][59] Hynix ने समान हाई बैंडविड्थ मेमोरी (HBM) प्रस्तावित की, जिसे JEDEC JESD235 के रूप में प्रकाशित किया गया था। वाइड I/O 2 और HBM दोनों एक बहुत विस्तृत समानांतर मेमोरी इंटरफ़ेस का उपयोग करते हैं, जो वाइड I/O 2 (डीडीआर4 के लिए 64 बिट्स की तुलना में) के लिए 512 बिट चौड़ा है, डीडीआर4 की तुलना में कम आवृत्ति पर चल रहा है।[60] वाइड I/O 2 स्मार्टफोन जैसे उच्च-प्रदर्शन कॉम्पैक्ट उपकरणों पर लक्षित है, जहां इसे प्रोसेसर या सिस्टम ऑन ए चिप (SoC) पैकेज में एकीकृत किया जाएगा। एचबीएम ग्राफिक्स मेमोरी और सामान्य कंप्यूटिंग पर लक्षित है, जबकि एचएमसी हाई-एंड सर्वर और एंटरप्राइज़ एप्लिकेशन को लक्षित करता है।[60]

माइक्रोन टेक्नोलॉजी की हाइब्रिड मेमोरी क्यूब (HMC) स्टैक्ड मेमोरी एक सीरियल इंटरफ़ेस का उपयोग करती है। कई अन्य संगणक बसों ने सीरियल बसों के साथ समानांतर बसों को बदलने की दिशा में पलायन किया है, उदाहरण के लिए समानांतर एटीए की जगह सीरियल एटीए के विकास, पारंपरिक पीसीआई की जगह पीसीआई एक्सप्रेस, और समानांतर बंदरगाहों की जगह सीरियल पोर्ट। सामान्य तौर पर, सीरियल बसों को बड़ा करना आसान होता है और उनमें कम तार/निशान होते हैं, जिससे सर्किट बोर्ड को डिजाइन करना आसान हो जाता है।[61][62][63]

लंबी अवधि में, विशेषज्ञ अनुमान लगाते हैं कि गैर-वाष्पशील रैम प्रकार जैसे पीसीएम (फेज-चेंज मेमोरी), आरआरएएम (रेसिस्टिव रैंडम-एक्सेस मेमोरी), या एमआरएएम (मैग्नेटोरसिस्टिव रैंडम-एक्सेस मेमोरी) डीडीआर4 एसडीआरएएम और इसके उत्तराधिकारियों को बदल सकते हैं।[64]

Gडीडीआर5 SGRAM डीडीआर3 एसडीआरएएम सिंक्रोनस ग्राफिक्स रैम का एक ग्राफिक्स प्रकार है, जिसे डीडीआर4 से पहले प्रस्तुत किया गया था, और यह डीडीआर4 का उत्तराधिकारी नहीं है।

यह भी देखें

  • तुल्यकालिक गतिशील रैंडम एक्सेस मेमोरी – डीडीआर मेमोरी प्रकारों के लिए मुख्य लेख
  • डिवाइस बैंडविड्थ की सूची
  • मेमोरी टाइमिंग

टिप्पणियाँ

  1. ↑ Some factory-overclocked DDR3 memory modules operate at higher frequencies, up to 1600 MHz.[9][failed verification]
  2. ↑ 1 MT = one million transfers
  3. ↑ 1 MB = one million bytes


संदर्भ

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बाहरी कड़ियाँ

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