फिजिकल डिज़ाइन (वैद्युतकशास्त्र)
एकीकृत परिपथ डिज़ाइन में, भौतिक डिजाइन एक तरह से मानक डिजाइन चक्र में लिया गया एक स्टेप है जो परिपथ डिजाइन के बाद किया जाता है। इस चरण में, डिजाइन के घटकों (उपकरणों और आपस में संबंध) के परिपथ निरूपण को आकृतियों के ज्यामितीय निरूपण में परिवर्तित किया जाता है, जो सामग्री की संबंधित परतों में निर्मित होने पर, घटकों के आवश्यक कार्य को सुनिश्चित करेगी। इस ज्यामितीय निरूपण को एकीकृत परिपथ ले-आउट कहा जाता है। इस चरण को सामान्यतः कई उप-चरणों में विभाजित किया जाता है, जिसमें ले-आउट की डिज़ाइन और सत्यापन दोनों शामिल होते हैं।[1][2]
आधुनिक समय में एकीकृत परिपथ (आईसी) डिजाइन को हार्डवेयर विवरण भाषा (एचडीएल) और बैक-एंड डिजाइन या भौतिक डिजाइन का उपयोग करके फ्रंट-एंड डिजाइन में विभाजित किया गया है। भौतिक डिज़ाइन के इनपुट हैं (i) नेटलिस्ट, (ii) डिज़ाइन में बुनियादी उपकरणों पर लाइब्रेरी की जानकारी, और (iii) उत्पादन बाधाओं वाली एक तकनीकी फ़ाइल। भौतिक डिजाइन सामान्यतः ले-आउट पोस्ट प्रोसेसिंग द्वारा समाप्त की जाती है, जिसमें चिप ले-आउट में संशोधन और परिवर्धन किया जाता है।[3] इसके बाद संरचना या उत्पादन को प्रोसेस किया जाता है जहां डिजाइन को सिलिकॉन डाई पर हस्तांतरित किया जाता है जिसे बाद में आईसी में पैक किया जाता है।
ऊपर वर्णित प्रत्येक चरण में उनके साथ जुड़े डिजाइन के लिए एक प्रवाह होता हैं। ये डिज़ाइन प्रवाह उस चरण के लिए प्रक्रिया और दिशानिर्देश/ढांचे निर्धारित करते हैं। भौतिक डिजाइन प्रवाह प्रौद्योगिकी पुस्तकालयों का उपयोग करता है जो निर्माण घरों द्वारा प्रदान किए जाते हैं। ये तकनीकी फाइलें उपयोग किए गए सिलिकॉन वेफर के प्रकार, उपयोग किए गए मानक-कोशिकाओं, ले-आउट नियमों (जैसे वीएलएसआई में डीआरसी) आदि के बारे में जानकारी प्रदान करती हैं।
डिवीजन
सामान्यतः आईसी भौतिक डिज़ाइन को पूर्ण कस्टम और अर्ध-कस्टम डिज़ाइन में वर्गीकृत किया जाता है।
- पूर्ण-कस्टम: डिज़ाइनर के पास ले-आउट डिज़ाइन पर पूर्ण लचीलापन है, किसी पूर्वनिर्धारित सेल का उपयोग नहीं किया जाता है।
- अर्ध-कस्टम: पूर्व-डिज़ाइन किए गए लाइब्रेरी सेल (अधिमानतः विनिर्माण क्षमता के लिए डिजाइन (आईसी) के साथ परीक्षण किए गए) का उपयोग किया जाता है, डिज़ाइनर के पास सेल और रूटिंग के प्लेसमेंट में लचीलापन होता है।[4]
पूर्ण कस्टम डिज़ाइन के लिए एएसआईसी (ASIC) और सेमी-कस्टम डिज़ाइन प्रवाह के लिए एफपीजीए (FPGA) का उपयोग कर सकते हैं। इसका कारण यह है कि किसी के पास एएसआईसी में विक्रेता द्वारा प्रदत्त पुस्तकालयों से डिज़ाइन ब्लॉकों को डिज़ाइन/संशोधित करने की लचीलापन है।[5] एफपीजीए (उदा. अल्टेरा) का उपयोग करने वाले सेमी-कस्टम प्रवाह के लिए यह लचीलापन गायब है।
एएसआईसी भौतिक डिजाइन प्रवाह
अनुप्रयोग-विशिष्ट एकीकृत परिपथ भौतिक डिज़ाइन प्रवाह मुख्य चरण हैं:
- डिजाइन नेटलिस्ट (संश्लेषण के बाद)
- तल योजना
- विभाजन
- प्लेसमेंट
- क्लॉक-ट्री सिंथेसिस (सीटीएस)
- मार्ग
- भौतिक सत्यापन
- मास्क डेटा जनरेशन के साथ ले-आउट पोस्ट प्रोसेसिंग
ये उपाय एक तरह से सिर्फ मूल बातें हैं। विस्तृत पीडी एक तरह का प्रवाह हैं जो उपयोग किए गए टूल और कार्यप्रणाली/प्रौद्योगिकी के आधार पर उपयोग किए जाते हैं। बैक-एंड डिज़ाइन में उपयोग किए जाने वाले कुछ टूल/सॉफ़्टवेयर हैं:
- ताल (केडेंस) (ताल मुठभेड़ आरटीएल संकलक, मुठभेड़ डिजिटल कार्यान्वयन, ताल वोल्टस आईसी पावर इंटीग्रिटी समाधान, ताल टेम्पस समय साइनऑफ समाधान)
- सिनोप्सिस (डिजाइन कंपाइलर, आईसी कंपाइलर II, आईसी वैलिडेटर, प्राइमटाइम, प्राइमपावर, प्राइमरेल)
- मैग्मा (ब्लास्टफ्यूजन, आदि)
- मेंटर ग्राफिक्स (ओलंपस एसओसी, आईसी-स्टेशन, कैलिबर)
एएसआईसी भौतिक डिजाइन प्रवाह फैब्रिकेशन हाउस द्वारा प्रदान की जाने वाली प्रौद्योगिकी पुस्तकालयों का उपयोग करता है। प्रौद्योगिकियों को आमतौर पर न्यूनतम सुविधा आकार के अनुसार वर्गीकृत किया जाता है। लघुकरण के क्रम में मानक आकार, 2μm, 1μm, 0.5μm, 0.35μm, 0.25μm, 180nm, 130nm, 90nm, 65nm, 45nm, 28nm, 22nm, 18nm, 14nm, आदि हैं। उन्हें इसके अनुसार वर्गीकृत भी किया जा सकता है। प्रमुख विनिर्माण दृष्टिकोण: एन-वेल प्रोसेस, ट्विन-वेल प्रोसेस, एसओआई (SOI) प्रोसेस आदि।
डिजाइन नेटलिस्ट
भौतिक डिजाइन एक नेटलिस्ट पर आधारित है जो संश्लेषण प्रक्रिया का अंतिम परिणाम है। संश्लेषण आमतौर पर वीएचडीएल या वेरिलोग एचडीएल में कोडित आरटीएल डिजाइन को गेट-स्तरीय विवरण में परिवर्तित करता है जिसे टूल का अगला सेट पढ़/समझ सकता है। इस नेटलिस्ट में उपयोग किए गए सेल, उनके एक बीच के संबंध, उपयोग किए गए क्षेत्र और अन्य विवरणों की जानकारी है। विशिष्ट संश्लेषण उपकरण हैं:
- ताल आरटीएल कंपाइलर/बिल्ड गेट्स/शारीरिक रूप से जानकार संश्लेषण (पीकेएस)
- सिनोप्सिस डिज़ाइन कंपाइलर
संश्लेषण प्रक्रिया के दौरान, यह सुनिश्चित करने के लिए बाधाओं को लागू किया जाता है कि डिजाइन आवश्यक कार्यक्षमता और गति (विनिर्देशों) को पूरा करता है। कार्यक्षमता और समय के लिए नेटलिस्ट सत्यापित होने के बाद ही इसे भौतिक डिज़ाइन प्रवाह के लिए भेजा जाता है।
स्टेप
फ़्लोरप्लानिंग
भौतिक डिज़ाइन प्रवाह में दूसरा चरण फ़्लोरप्लानिंग है। फ्लोरप्लानिंग उन संरचनाओं की पहचान करने की प्रक्रिया है जिन्हें एक साथ रखा जाना चाहिए, और उनके लिए जगह आवंटित करना इस तरह से उपलब्ध स्थान (चिप की लागत), आवश्यक प्रदर्शन, और सब कुछ पास रखने की इच्छा के कभी-कभी परस्पर विरोधी लक्ष्यों को पूरा करने के लिए है। बाकी सब चीजों को।
डिजाइन के क्षेत्र और पदानुक्रम के आधार पर, एक उपयुक्त फ्लोरप्लान पर निर्णय लिया जाता है। फ़्लोरप्लानिंग डिज़ाइन, मेमोरी, अन्य आईपी कोर और उनकी प्लेसमेंट आवश्यकताओं, रूटिंग संभावनाओं और संपूर्ण डिज़ाइन के क्षेत्र में उपयोग किए जाने वाले मैक्रोज़ को ध्यान में रखता है। फ़्लोरप्लानिंग आईओ संरचना और डिजाइन के पहलू अनुपात को भी निर्धारित करता है। खराब फ्लोरप्लान से डाई एरिया और रूटिंग कंजेशन की बर्बादी होगी।
कई डिजाइन पद्धतियों में, क्षेत्र और गति ट्रेड-ऑफ के विषय हैं। यह सीमित रूटिंग संसाधनों के कारण है, क्योंकि जितने अधिक संसाधनों का उपयोग किया जाता है, संचालन उतना ही धीमा होता है। न्यूनतम क्षेत्र के लिए अनुकूलन डिजाइन को कम संसाधनों का उपयोग करने की अनुमति देता है, और डिजाइन के अनुभागों की अधिक निकटता के लिए। इससे कम इंटरकनेक्ट दूरियां, कम रूटिंग संसाधनों का उपयोग, तेज एंड-टू-एंड सिग्नल पथ, और यहां तक कि तेज और अधिक सुसंगत स्थान और मार्ग समय की ओर जाता है। सही ढंग से किया गया, फ़्लोरप्लानिंग के लिए कोई नकारात्मक नहीं है।
एक सामान्य नियम के रूप में, डेटा-पथ अनुभाग फ़्लोरप्लानिंग से सबसे अधिक लाभान्वित होते हैं, जबकि यादृच्छिक तर्क, राज्य मशीन और अन्य गैर-संरचित तर्क सुरक्षित रूप से स्थान और मार्ग सॉफ़्टवेयर के प्लेसर अनुभाग पर छोड़े जा सकते हैं।
डेटा पथ सामान्यतः पर डिज़ाइन के क्षेत्र होते हैं जहां कई बिट्स को समानांतर में संसाधित किया जाता है, प्रत्येक बिट को उसी तरह संशोधित किया जाता है जैसे आसन्न बिट्स से कुछ प्रभाव हो सकता है। उदाहरण संरचनाएं जो डेटा पथ बनाती हैं, वे हैं एडर, सबट्रैक्टर, काउंटर, रजिस्टर और मक्स है।
विभाजन
विभाजन चिप को छोटे ब्लॉकों में विभाजित करने की एक प्रक्रिया है। यह मुख्य रूप से विभिन्न कार्यात्मक ब्लॉकों को अलग करने और प्लेसमेंट और रूटिंग को आसान बनाने के लिए किया जाता है। विभाजन आरटीएल डिजाइन चरण में किया जा सकता है जब डिजाइन इंजीनियर पूरे डिजाइन को उप-ब्लॉकों में विभाजित करता है और फिर प्रत्येक मॉड्यूल को डिजाइन करने के लिए आगे बढ़ता है। ये मॉड्यूल मुख्य मॉड्यूल में एक साथ जुड़े हुए हैं जिन्हें TOP LEVEL मॉड्यूल कहा जाता है। इस तरह के विभाजन को आमतौर पर तार्किक विभाजन के रूप में जाना जाता है। विभाजन का लक्ष्य परिपथ को इस तरह विभाजित करना है कि विभाजन के बीच कनेक्शन की संख्या कम से कम हो।
प्लेसमेंट
प्लेसमेंट अनुकूलन के शुरू होने से पहले सभी वायर लोड मॉडल (WLM) हटा दिए जाते हैं। प्लेसमेंट समय की गणना करने के लिए वर्चुअल रूट (VR) से आरसी मानों का उपयोग करता है। वीआर दो पिनों के बीच मैनहट्टन की सबसे छोटी दूरी है। वीआर आरसी, डब्ल्यूएलएम आरसी से अधिक सटीक होते हैं।
प्लेसमेंट चार अनुकूलन चरणों में किया जाता है:
- प्री-प्लेसमेंट अनुकूलन
- प्लेसमेंट अनुकूलन में
- क्लॉक ट्री सिंथेसिस (सीटीएस) से पहले पोस्ट प्लेसमेंट अनुकूलन (पीपीओ)
- सीटीएस के बाद पीपीओ
- प्री-प्लेसमेंट अनुकूलन प्लेसमेंट से पहले नेटलिस्ट को अनुकूलन करता है, एचएफएन (हाई फैनआउट नेट) ध्वस्त हो जाते हैं। यह कोशिकाओं को छोटा भी कर सकता है।
- इन-प्लेसमेंट अनुकूलन VR पर आधारित लॉजिक को फिर से अनुकूलन करता है। यह सेल साइजिंग, सेल मूविंग, सेल बायपासिंग, नेट स्प्लिटिंग, गेट प्रतिलिपि, बफर इंसर्शन, एरिया रिकवरी कर सकता है। अनुकूलन सेटअप फिक्सिंग, इंक्रीमेंटल टाइमिंग और कंजेशन संचालित प्लेसमेंट की पुनरावृत्ति करता है।
- सीटीएस आदर्श घड़ियों के साथ नेटलिस्ट अनुकूलन करने से पहले पोस्ट प्लेसमेंट अनुकूलन। यह सेटअप, होल्ड, अधिकतम ट्रांस/कैप उल्लंघनों को ठीक कर सकता है। यह ग्लोबल रूटिंग के आधार पर प्लेसमेंट ऑप्टिमाइजेशन कर सकता है। यह फिर से एचएफएन संश्लेषण करता है।
- सीटीएस के बाद पोस्ट प्लेसमेंट अनुकूलन प्रचारित घड़ी के साथ समय का अनुकूलन करता है। यह घड़ी तिरछा संरक्षित करने की कोशिश करता है।
क्लॉक ट्री संश्लेषण
क्लॉक ट्री सिंथेसिस (सीटीएस) का लक्ष्य तिरछे और सम्मिलन विलंब को कम करना होता है। सीटीएस से पहले घड़ी का प्रचार नहीं किया जाता है जैसा कि चित्र में दिखाया गया है। सीटीएस होल्ड स्लैक के बाद सुधार होना चाहिए। क्लॉक ट्री .sdc परिभाषित क्लॉक सोर्स से शुरू होता है और फ्लॉप के स्टॉप पिन पर समाप्त होता है। दो प्रकार के स्टॉप पिन होते हैं जिन्हें इग्नोर पिन और सिंक पिन के रूप में जाना जाता है। वे परिपथ जो स्पर्श न करते और सामने के छोर में पिन (तर्क संश्लेषण) को 'अनदेखा' परिपथ या बैक एंड (भौतिक संश्लेषण) पर पिन के रूप में माने जाते है। समय विश्लेषण के लिए 'अनदेखा' पिनों को अनदेखा किया जाता है। यदि घड़ी को विभाजित किया जाता है तो अलग तिरछा विश्लेषण आवश्यक है।
- वैश्विक तिरछा तर्क संबंध पर विचार किए बिना दो सिंक्रोनस पिन के बीच शून्य तिरछा प्राप्त करता है।
- तर्क संबंध पर विचार करते हुए स्थानीय तिरछा दो तुल्यकालिक पिनों के बीच शून्य तिरछा प्राप्त करता है।
- यदि सेटअप स्लैक को सुधारने के लिए जानबूझकर घड़ी को तिरछा किया जाता है तो इसे उपयोगी स्क्यू के रूप में जाना जाता है।
कठोरता एक ऐसा शब्द है जिसे एस्ट्रो में बाधाओं की छूट को इंगित करने के लिए गढ़ा गया है। कठोरता जितनी अधिक होगी, बाधाएं उतनी ही सख्त होंगी।
सीटीएस के बाद की घड़ी क्लॉक ट्री ऑप्टिमाइजेशन (सीटीओ) में घड़ी को परिरक्षित किया जा सकता है ताकि शोर अन्य संकेतों के साथ युग्मित न हो। लेकिन परिरक्षण क्षेत्र को 12 से 15% तक बढ़ा देता है। चूंकि क्लॉक सिग्नल प्रकृति में वैश्विक है, इसलिए पावर रूटिंग के लिए उपयोग की जाने वाली धातु की परत का उपयोग घड़ी के लिए भी किया जाता है। सीटीओ बफर साइजिंग, गेट साइजिंग, बफर रिलोकेशन, लेवल एडजस्टमेंट और एचएफएन सिंथेसिस द्वारा हासिल किया जाता है। हम होल्ड स्लैक की उपेक्षा करते हुए सीटीएस चरणों से पहले प्री प्लेसमेंट, प्लेसमेंट और पोस्ट प्लेसमेंट ऑप्टिमाइजेशन में सेटअप स्लैक को बेहतर बनाने का प्रयास करते हैं। सीटीएस होल्ड स्लैक के बाद पोस्ट प्लेसमेंट अनुकूलन में सुधार होता है। सीटीएस के परिणामस्वरूप बहुत सारे बफर जोड़े जाते हैं। सामान्यतः पर 100k फाटकों के लिए लगभग 650 बफ़र्स जोड़े जाते हैं।
रूटिंग
रूटिंग। ग्लोबल रूटिंग उन रूटिंग (ईडीए) संसाधनों को आवंटित करता है जो कनेक्शन के लिए उपयोग किए जाते हैं। ग्लोबल रूटिंग उन रूटिंग संसाधनों को आवंटित करता है जो कनेक्शन के लिए उपयोग किए जाते हैं। यह एक विशेष नेट के लिए ट्रैक असाइनमेंट भी करता है।
विस्तृत रूटिंग वास्तविक कनेक्शन करता है। रूटिंग के दौरान जिन विभिन्न बाधाओं का ध्यान रखा जाना है, वे हैं डीआरसी, तार की लंबाई, समय आदि।
भौतिक सत्यापन
भौतिक सत्यापन जेनरेट किए गए ले-आउट डिज़ाइन की शुद्धता की जांच करता है। इसमें यह सत्यापित करना शामिल है कि ले-आउट
- सभी तकनीकी आवश्यकताओं का अनुपालन करता है - डिज़ाइन नियम जाँच (DRC)
- मूल नेटलिस्ट के अनुरूप है - ले-आउट बनाम योजनाबद्ध (एलवीएस)
- कोई एंटीना प्रभाव नहीं है - एंटीना नियम जाँच
- इसमें पूर्ण चिप स्तर पर घनत्व सत्यापन भी शामिल है...निम्न प्रौद्योगिकी नोड्स में घनत्व की सफाई एक बहुत ही महत्वपूर्ण स्टेप है सभी विद्युत आवश्यकताओं का अनुपालन करता है - विद्युत नियम जाँच (ईआरसी)।[6]
ले-आउट पोस्ट प्रोसेसिंग
ले-आउट पोस्ट प्रोसेसिंग, जिसे मास्क डेटा तैयारी के रूप में भी जाना जाता है, सामान्यतः भौतिक डिजाइन और सत्यापन का निष्कर्ष निकालता है। यह भौतिक ले-आउट (बहुभुज) को मास्क डेटा (फोटोमास्क लेखक के लिए निर्देश) में परिवर्तित करता है। इसमें शामिल हैं[3] चिप परिष्करण, जैसे कंपनी/चिप लेबल और अंतिम संरचनाएं (जैसे, सील की अंगूठी, भराव युक्त संरचनाएं) सम्मिलित करना।
- परीक्षण पैटर्न और संरेखण चिह्नों के साथ एक लजीला व्यक्ति ले-आउट बनाना
- ले-आउट-टू-मास्क तैयारी जो ग्राफिक्स प्रक्रिया (जैसे, रिज़ॉल्यूशन एन्हांसमेंट टेक्नोलॉजी, आरईटी) के साथ ले-आउट डेटा का विस्तार करती है और डेटा को मास्क उत्पादन उपकरण (फोटोमास्क राइटर) में समायोजित करती है।
यह भी देखें
- लाइन का फ्रंट एंड (FEOL)
- बियोली
संदर्भ
- ↑ N. Sherwani, "Algorithms for VLSI Physical Design Automation", Kluwer (1998), ISBN 9780792383932
- ↑ A. Kahng, J. Lienig, I. Markov, J. Hu: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), doi:10.1007/978-90-481-9591-6, ISBN 978-90-481-9590-9, p. 7.
- ↑ 3.0 3.1 J. Lienig, J. Scheible (2020). "Chap. 3.3: Mask Data: Layout Post Processing". Fundamentals of Layout Design for Electronic Circuits. Springer. p. 102-110. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID 215840278.
- ↑ Semi-Custom Design Flow
- ↑ Mehrotra, Alok; Van Ginneken, Lukas P P P; Trivedi, Yatin. "Design flow and methodology for 50M gate ASIC", IEEE Conference Publications,ISBN 0-7803-7659-5
- ↑ A. Kahng, J. Lienig, I. Markov, J. Hu: "VLSI Physical Design: From Graph Partitioning to Timing Closure", Springer (2011), doi:10.1007/978-90-481-9591-6, ISBN 978-90-481-9590-9, p. 27.
