तुल्यकालिक गतिशील रैंडम-एक्सेस मेमोरी: Difference between revisions

Revision as of 10:47, 5 June 2023

एसडीआरएएम मेमोरी मॉड्यूल

तुल्यकालिक गतिशील रैंडम-एक्सेस मेमोरी (तुल्यकालिक गतिशील रैम या एसडीआरएएम) कोई भी गतिशील रैम है जहां इसके बाहरी पिन इंटरफेस के संचालन को बाहरी रूप से आपूर्ति किए गए क्लॉक सिग्नल द्वारा समन्वित किया जाता है।

1970 के दशक के प्रारंभ से 1990 के दशक के प्रारंभ तक निर्मित डीरैम एकीकृत परिपथ (ICs) ने एक अतुल्यकालिक इंटरफ़ेस का उपयोग किया, जिसमें इनपुट नियंत्रण संकेतों का आंतरिक कार्यों पर सीधा प्रभाव पड़ता है, केवल इसके अर्धचालक मार्गों में यात्रा में देरी होती है। एसडीआरएएम में एक तुल्यकालिक इंटरफेस है, जिससे इसके क्लॉक इनपुट के बढ़ते किनारे के बाद नियंत्रण इनपुट पर बदलाव को पहचाना जाता है। जेईडीईसी द्वारा मानकीकृत एसडीआरएएम परिवारों में, क्लॉक सिग्नल एक आंतरिक परिमित-अवस्था यंत्र के कदम को नियंत्रित करता है जो आने वाले कमांडों का उत्तर देता है। नए कमांड प्राप्त होने पर पहले प्रारंभ किए गए कार्यों को पूरा करने के साथ प्रदर्शन को उत्तम बनाने के लिए इन कमांडों को पाइपलाइन किया जा सकता है। मेमोरी को कई समान आकार के किन्तु स्वतंत्र खंडों में विभाजित किया गया है, जिन्हें 'मेमोरी बैंक' कहा जाता है, जिससे डिवाइस को प्रत्येक बैंक में मेमोरी एक्सेस कमांड पर एक साथ काम करने और इंटरलीव्ड मेमोरी फैशन में एक्सेस को गति देने की अनुमति मिलती है। यह एसडीआरएएम को अतुल्यकालिक डीआरएएम की तुलना में अधिक संगामिति और उच्च डेटा अंतरण दर प्राप्त करने की अनुमति देता है।

पाइपलाइन (कंप्यूटिंग) का अर्थ है कि चिप पिछले कमांड को प्रोसेस करने से पहले एक नया कमांड स्वीकार कर सकती है। एक पाइपलाइज्ड राइट के लिए, मेमोरी एरे में डेटा लिखे जाने की प्रतीक्षा किए बिना राइट कमांड को तुरंत दूसरे कमांड द्वारा फॉलो किया जा सकता है। पाइपलाइन रीड के लिए, अनुरोधित डेटा रीड कमांड के बाद एक निश्चित संख्या में घड़ी चक्र (विलंबता) दिखाई देता है, जिसके समय अतिरिक्त कमांड भेजे जा सकते हैं।

इतिहास

पीसी100 डीआईएमएम पैकेज पर आठ Hyundai इलेक्ट्रॉनिक्स एसडीरैम ICs

प्रारंभिक DRAMs को अक्सर सीपीयू क्लॉक (क्लॉक्ड) के साथ सिंक्रोनाइज़ किया जाता था और प्रारंभिक माइक्रोप्रोसेसरों के साथ उपयोग किया जाता था। 1970 के दशक के मध्य में, डीरैम अतुल्यकालिक डिज़ाइन में चले गए, किन्तु 1990 के दशक में तुल्यकालिक ऑपरेशन में वापस आ गए।^[1]^[2]

पहला वाणिज्यिक एसडीरैम सैमसंग KM48SL2000 मेमोरी चिप था, जिसकी क्षमता 16 Mbit थी।^[3] यह सैमसंग इलेक्ट्रॉनिक्स द्वारा 1992 में एक सीएमओएस (पूरक धातु-ऑक्साइड-सेमीकंडक्टर) निर्माण प्रक्रिया का उपयोग करके निर्मित किया गया था।^[4] और 1993 में बड़े पैमाने पर उत्पादित किया गया था।^[3] 2000 तक, एसडीआरएएम ने अपने उत्तम प्रदर्शन के कारण लगभग सभी प्रकार के डीआरएएम को आधुनिक कंप्यूटरों में बदल दिया था।

एसडीआरएएम विलंबता एतुल्यकालिक डीआरएएम की तुलना में स्वाभाविक रूप से कम (तेज पहुंच समय) नहीं है। वास्तव में, प्रारंभिक एसडीआरएएम अतिरिक्त तर्क के कारण समकालीन फट ईडीओ डीआरएएम की तुलना में कुछ धीमा था। एसडीआरएएम की आंतरिक बफ़रिंग का लाभ मेमोरी के कई बैंकों में संचालन को इंटरलीव करने की क्षमता से आता है, जिससे प्रभावी बैंडविड्थ (कंप्यूटिंग) में वृद्धि होती है।

आज, वस्तुतः सभी एसडीरैम का निर्माण जेईडीईसी द्वारा स्थापित मानकों के अनुपालन में किया जाता है, जो एक इलेक्ट्रॉनिक्स उद्योग संघ है जो इलेक्ट्रॉनिक घटकों की अंतर-क्षमता को सुविधाजनक बनाने के लिए खुले मानकों को अपनाता है। जेईडीईसी ने औपचारिक रूप से 1993 में अपना पहला एसडीरैम मानक अपनाया और बाद में डीडीआर एसडीरैम, डीडीआर2 एसडीरैम और डीडीआर3 एसडीरैम सहित अन्य एसडीरैम मानकों को अपनाया।

दुगुनी डाटा दर एसडीआरएएम, जिसे डीडीआर एसडीआरएएम के रूप में जाना जाता है, जिसे पहली बार 1997 में सैमसंग द्वारा प्रदर्शित किया गया था।^[5] सैमसंग ने जून 1998 में पहली वाणिज्यिक डीडीआर एसडीआरएएम चिप (64 एमबीटी^[6]) जारी की,^[7]^[8]^[9] इसके तुरंत बाद उसी वर्ष हुंडई इलेक्ट्रॉनिक्स (अब एसके हाइनिक्स) का आगमन हुआ।^[10]

एसडीआरएएम पंजीकृत मेमोरी प्रकारों में भी उपलब्ध है, उन प्रणालियों के लिए जिन्हें सर्वर (कंप्यूटिंग) और वर्कस्टेशन जैसे अधिक मापनीयता की आवश्यकता होती है।

आज, एसडीआरएएम के विश्व के सबसे बड़े निर्माताओं में सैमसंग इलेक्ट्रॉनिक्स, एसके हाइनिक्स, माइक्रोन टेक्नोलॉजी और नान्या टेक्नोलॉजी सम्मिलित हैं।

आज, एसडीआरएएम के विश्व के सबसे बड़े निर्माताओं में: सैमसंग इलेक्ट्रॉनिक्स, एसके हाइनिक्स, माइक्रोन प्रौद्योगिकी और नान्या प्रौद्योगिकी सम्मिलित हैं।

समय

डीरैम के प्रदर्शन की कई सीमाएँ हैं। सबसे अधिक ध्यान दिया जाता है कि पढ़ने के चक्र का समय लगातार पढ़ने के संचालन के बीच एक खुली पंक्ति के बीच का समय है। यह समय 100 मेगाहर्ट्ज एसडीआरएएम (1 मेगाहर्ट्ज = $10^{6}$ Hz) के लिए 10 ns से घटकर डीडीआर-400 के लिए 5 ns हो गया है, किन्तु डीडीआर2-800 और डीडीआर3-1600 पीढ़ियों के माध्यम से अपेक्षाकृत अपरिवर्तित रहा है। चूँकि, इंटरफ़ेस सर्किट्री को मौलिक पढ़ने की दर के उच्च गुणकों पर संचालित करके, प्राप्त करने योग्य बैंडविड्थ में तेजी से वृद्धि हुई है।

एक और सीमा सीएएस विलंबता है जो कॉलम पते की आपूर्ति और संबंधित डेटा प्राप्त करने के बीच का समय है। डीडीआर एसडीआरएएम की पिछली कुछ पीढ़ियों के समय यह फिर से 10-15 एनएस पर अपेक्षाकृत स्थिर रहा है।

संचालन में, सीएएस विलंबता एसडीआरएएम के मोड रजिस्टर में क्रमादेशित घड़ी चक्रों की एक विशिष्ट संख्या है और डीआरएएम नियंत्रक द्वारा अपेक्षित है। किसी भी मान को प्रोग्राम किया जा सकता है, किन्तु यदि यह बहुत कम है तो एसडीरैम ठीक से काम नहीं करेगा। उच्च घड़ी दरों पर, घड़ी चक्रों में उपयोगी सीएएस विलंबता स्वाभाविक रूप से बढ़ जाती है। 10–15 ns, डीडीआर-400 एसडीरैम की 200 मेगाहर्ट्ज घड़ी की 2–3 चक्र (CL2–3), डीडीआर2-800 के लिए सीएल4-6 और डीडीआर3-1600 के लिए सीएल8-12 है। धीमी घड़ी चक्र स्वाभाविक रूप से सीएएस विलंबता चक्रों की कम संख्या की अनुमति देगा।

एसडीआरएएम मॉड्यूल के अपने समय विनिर्देश हैं, जो मॉड्यूल पर चिप्स की तुलना में धीमे हो सकते हैं। जब 100 मेगाहर्ट्ज एसडीआरएएम चिप्स पहली बार दिखाई दिए, तो कुछ निर्माताओं ने 100 मेगाहर्ट्ज मॉड्यूल बेचे जो उस घड़ी की दर पर मज़बूती से काम नहीं कर सके। जवाब में, इंटेल ने पीसी100 मानक प्रकाशित किया, जो एक ऐसे मेमोरी मॉड्यूल के निर्माण के लिए आवश्यकताओं और दिशानिर्देशों को रेखांकित करता है जो 100 MHz पर शक्तिशाली से काम कर सकता है। यह मानक व्यापक रूप से प्रभावशाली था, और पीसी100 शब्द जल्दी ही 100 मेगाहर्ट्ज एसडीआरएएम मॉड्यूल के लिए एक सामान्य पहचानकर्ता बन गया, और मॉड्यूल अब सामान्यतः पीसी-उपसर्ग संख्या (पीसी66, पीसी100 या पीसी133 - चूंकि संख्याओं का वास्तविक अर्थ बदल गया है) के साथ नामित किया गया है।

नियंत्रण संकेत

सभी कमांड क्लॉक सिग्नल के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। घड़ी के अतिरिक्त, छह नियंत्रण संकेत हैं, ज्यादातर तर्क स्तर, जो घड़ी के बढ़ते किनारे पर नमूना होते हैं:

CKE घड़ी सक्षम। जब यह सिग्नल कम होता है, तो चिप ऐसा व्यवहार करती है मानो घड़ी रुक गई हो। किसी भी कमांड की व्याख्या नहीं की जाती है और कमांड लेटेंसी का समय समाप्त नहीं होता है। अन्य नियंत्रण रेखाओं की स्थिति प्रासंगिक नहीं है। इस संकेत का प्रभाव वास्तव में एक घड़ी चक्र द्वारा विलंबित होता है। यही है, वर्तमान घड़ी चक्र हमेशा की तरह आगे बढ़ता है, किन्तु सीकेई इनपुट को दोबारा परीक्षण करने के अतिरिक्त, निम्नलिखित घड़ी चक्र को अनदेखा कर दिया जाता है। जहां सीकेई का उच्च नमूना लिया जाता है, उसके बाद घड़ी के बढ़ते किनारे पर सामान्य परिचालन फिर से प्रारंभ हो जाता है। एक और तरीका रखो, अन्य सभी चिप संचालन एक नकाबपोश घड़ी के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। नकाबपोश घड़ी इनपुट घड़ी का तार्किक और इनपुट घड़ी के पिछले बढ़ते किनारे के समय CKE सिग्नल की स्थिति है।
CS चिप का चयन करें। जब यह संकेत उच्च होता है, तो चिप अन्य सभी इनपुटों (CKE को छोड़कर) को अनदेखा कर देती है, और ऐसा कार्य करती है जैसे कि NOP कमांड प्राप्त होता है।
डीक्यूएम डेटा मास्क। (अक्षर Q दिखाई देता है, क्योंकि डिजिटल लॉजिक सम्मेलनों के बाद, डेटा लाइनों को DQ लाइनों के रूप में जाना जाता है।) उच्च होने पर, ये सिग्नल डेटा I/O को दबा देते हैं। डेटा लिखने के साथ, डेटा वास्तव में डीरैम को नहीं लिखा जाता है। जब पढ़ने के चक्र से पहले उच्च दो चक्रों पर जोर दिया जाता है, तो पढ़ा गया डेटा चिप से आउटपुट नहीं होता है। x16 मेमोरी चिप या डीआईएमएम पर प्रति 8 बिट्स में एक डीक्यूएम लाइन होती है।

कमांड सिग्नल

RAS, पंक्ति पता स्ट्रोब। नाम के अतिरिक्त, यह नहीं एक स्ट्रोब है, किन्तु केवल एक कमांड बिट है। साथ CAS और WE, यह आठ कमांडों में से एक का चयन करता है।
CAS, स्तंभ पता स्ट्रोब। यह भी स्ट्रोब नहीं है, किन्तु कमांड बिट है। साथ RAS और WE, यह आठ कमांडों में से एक का चयन करता है।
WE, सक्षम लिखें। साथ RAS और CAS, यह आठ कमांडों में से एक का चयन करता है। यह सामान्यतः रीड-लाइक कमांड को राइट-लाइक कमांड से अलग करता है।

बैंक चयन (बीएएन)

एसडीआरएएम उपकरणों को आंतरिक रूप से दो, चार या आठ स्वतंत्र आंतरिक डेटा बैंकों में विभाजित किया गया है। एक से तीन बैंक पता इनपुट (बीए0, बीए1 और बीए2) का उपयोग यह चुनने के लिए किया जाता है कि किस बैंक को कमांड निर्देशित किया जाता है।

एड्रेसिंग (A10/An)

कई कमांड पता इनपुट पिन पर प्रस्तुत पते का भी उपयोग करते हैं। कुछ कमांड, जो या तो एक पते का उपयोग नहीं करते हैं, या एक स्तंभ पता प्रस्तुत करते हैं, वे वेरिएंट चुनने के लिए A10 का भी उपयोग करते हैं।

कमांड

एसडीआर एसडीआरएएम कमांड को निम्नानुसार परिभाषित किया गया है:

CS	RAS	CAS	WE	BAn	A10	An	कमांड
H	x	x	x	x	x	x	कमांड अवरोध (कोई ऑपरेशन नहीं)
L	H	H	H	x	x	x	कोई ऑपरेशन नहीं
L	H	H	L	x	x	x	बर्स्ट टर्मिनेट: किसी बर्स्ट रीड या बर्स्ट राइट को प्रगति पर रोकें
L	H	L	H	किनारा	L	स्तंभ	पढ़ें: वर्तमान में सक्रिय पंक्ति से डेटा का विस्फोट पढ़ें
L	H	L	H	किनारा	H	स्तंभ	ऑटो प्रीचार्ज के साथ पढ़ें: ऊपर के रूप में, और प्रीचार्ज (निकट पंक्ति) जब किया जाता है
L	H	L	L	किनारा	L	स्तंभ	लिखें: वर्तमान में सक्रिय पंक्ति में डेटा का बर्स्ट लिखें
L	H	L	L	किनारा	H	स्तंभ	ऑटो प्रीचार्ज के साथ लिखें: जैसा कि ऊपर, और प्रीचार्ज (निकट पंक्ति) जब किया जाता है
L	L	H	H	किनारा	पंक्ति		सक्रिय (सक्रिय): पढ़ने और लिखने के कमांडों के लिए एक पंक्ति खोलें
L	L	H	L	किनारा	L	x	प्रीचार्ज: चयनित बैंक की वर्तमान पंक्ति को निष्क्रिय (बंद) करें
L	L	H	L	x	H	x	प्रीचार्ज ऑल: सभी बैंकों की वर्तमान पंक्ति को निष्क्रिय (बंद) करें
L	L	L	H	x	x	x	ऑटो रिफ्रेश: आंतरिक काउंटर का उपयोग करके प्रत्येक बैंक की एक पंक्ति को रिफ्रेश करें। सभी बैंकों को प्रीचार्ज किया जाना चाहिए।
L	L	L	L	0 0	मोड		लोड मोड रजिस्टर: डीरैम चिप को कॉन्फ़िगर करने के लिए A0 से A9 लोड किए जाते हैं। सबसे महत्वपूर्ण सेटिंग सीएएस विलंबता (2 या 3 चक्र) और बर्स्ट लंबाई (1, 2, 4 या 8 चक्र) हैं

सभी एसडीआरएएम पीढ़ी (एसडीआर और डीडीआरएक्स) परिवर्तनों के साथ अनिवार्य रूप से समान कमांड का उपयोग करते हैं:

अतिरिक्त पता बिट्स बड़े उपकरणों का समर्थन करने के लिए
अतिरिक्त बैंक बिट्स का चयन करें
व्यापक मोड रजिस्टर (डीडीआर2 और ऊपर 13 बिट्स का उपयोग करें, A0-A12)
अतिरिक्त विस्तारित मोड रजिस्टर (बैंक एड्रेस बिट्स द्वारा चयनित)
डीडीआर2 बर्स्ट टर्मिनेट कमांड को हटाता है; डीडीआर3 इसे ZQ बिटांकन के रूप में पुन: असाइन करता है
डीडीआर3 और डीडीआर4 रीड एंड राइट कमांड के समय A12 का उपयोग फट चॉप, हाफ-लेंथ डेटा ट्रांसफर को निरुपित करने के लिए करते हैं
डीडीआर4 एक्टिवेट कमांड की कमांड एनकोडिंग। एक नया संकेत ACT इसे नियंत्रित करता है, जिसके समय अन्य नियंत्रण रेखाएँ पंक्ति पता बिट्स 16, 15 और 14 के रूप में उपयोग की जाती हैं। जब ACT उच्च है, अन्य कमांड उपरोक्त के समान हैं।

निर्माण और संचालन

एसडीआरएएम मेमोरी मॉड्यूल, ज़ूम किया गया

उदाहरण के लिए, एक '512 एमबी' एसडीआरएएम डीआईएमएम (जिसमें 512 एमबी सम्मिलित है), आठ या नौ एसडीआरएएम चिप्स से बना हो सकता है, प्रत्येक में 512 एमबी स्टोरेज होता है, और प्रत्येक डीआईएमएम की 64- या 72-बिट चौड़ाई में 8 बिट्स का योगदान देता है। एक विशिष्ट 512 एमबिट एसडीआरएएम चिप में आंतरिक रूप से चार स्वतंत्र 16 एमबी मेमोरी बैंक होते हैं। प्रत्येक बैंक 16,384 बिट्स की 8,192 पंक्तियों की एक सरणी है। (2048 8-बिट कॉलम)। एक बैंक या तो निष्क्रिय है, सक्रिय है, या एक से दूसरे में बदल रहा है।^[6]

सक्रिय कमांड निष्क्रिय बैंक को सक्रिय करता है। यह एक दो-बिट बैंक पता (BA0-BA1) और एक 13-बिट पंक्ति पता (A0-A12) प्रस्तुत करता है, और उस पंक्ति को सभी 16,384 कॉलम सेंस एम्पलीफायरों के बैंक की सरणी में पढ़ने का कारण बनता है। इसे ओपनिंग रो के नाम से भी जाना जाता है। इस ऑपरेशन का उस पंक्ति के गतिशील (कैपेसिटिव) मेमोरी स्टोरेज सेल्स को रीफ्रेश करने वाली मेमोरी का साइड इफेक्ट है।

एक बार जब पंक्ति सक्रिय हो जाती है या खोली जाती है, तो उस पंक्ति के लिए पढ़ने और लिखने के कमांड संभव होते हैं। सक्रियण को पढ़ने या लिखने से पहले न्यूनतम समय की आवश्यकता होती है जिसे पंक्ति-से-स्तंभ विलंब या t_RCD कहा जाता है। इस बार, घड़ी की अवधि के अगले बहु तक गोल, एक सक्रिय कमांड और पढ़ने या लिखने के कमांड के बीच प्रतीक्षा चक्रों की न्यूनतम संख्या निर्दिष्ट करता है। इन प्रतीक्षा चक्रों के समय, अन्य बैंकों को अतिरिक्त कमांड भेजे जा सकते हैं; क्योंकि प्रत्येक बैंक पूरी तरह से स्वतंत्र रूप से कार्य करता है।

दोनों पढ़ने और लिखने के कमांडों को कॉलम पते की आवश्यकता होती है। क्योंकि प्रत्येक चिप एक समय में आठ बिट्स डेटा तक पहुंचती है, इसलिए 2,048 संभावित स्तंभ पते हैं, इस प्रकार केवल 11 पता पंक्तियों (A0-A9, A11) की आवश्यकता होती है।

जब एक रीड कमांड जारी किया जाता है, तो कॉन्फ़िगर किए गए सीएएस विलंबता के आधार पर, एसडीरैम कुछ घड़ी चक्रों के बाद घड़ी के बढ़ते किनारे के लिए डीक्यू लाइनों पर संबंधित आउटपुट डेटा का उत्पादन करेगा। फट के बाद के शब्दों को बाद के बढ़ते घड़ी किनारों के लिए समय पर उत्पादित किया जाएगा।

एक राइट कमांड उसी बढ़ते क्लॉक एज के समय डीक्यू लाइनों पर लिखे जाने वाले डेटा के साथ होता है। यह सुनिश्चित करना मेमोरी कंट्रोलर का कर्तव्य है कि एसडीआरएएम उसी समय डीक्यू लाइनों पर रीड डेटा नहीं चला रहा है, जब उसे उन लाइनों पर राइट डेटा ड्राइव करने की आवश्यकता होती है। यह रीड बर्स्ट समाप्त होने तक प्रतीक्षा करके, रीड बर्स्ट को समाप्त करके या डीक्यूएम नियंत्रण रेखा का उपयोग करके किया जा सकता है।

जब स्मृति नियंत्रक को एक अलग पंक्ति का उपयोग करने की आवश्यकता होती है, तो उसे पहले उस बैंक के संवेदक एम्पलीफायरों को एक निष्क्रिय अवस्था में लौटाना चाहिए, जो अगली पंक्ति को समझने के लिए तैयार हो। इसे प्रीचार्ज ऑपरेशन या पंक्ति को बंद करने के रूप में जाना जाता है। एक प्रीचार्ज को स्पष्ट रूप से कमांड दिया जा सकता है, या इसे पढ़ने या लिखने के संचालन के समापन पर स्वचालित रूप से निष्पादित किया जा सकता है। दोबारा, न्यूनतम समय है, पंक्ति प्रीचार्ज देरी, t_RP, जो उस पंक्ति के पूरी तरह से बंद होने से पहले समाप्त हो जाना चाहिए और इसलिए उस बैंक पर एक और सक्रिय कमांड प्राप्त करने के लिए बैंक निष्क्रिय है।

चूँकि एक पंक्ति को रिफ्रेश करना इसे सक्रिय करने का एक स्वचालित दुष्प्रभाव है, ऐसा होने के लिए एक न्यूनतम समय होता है, जिसके लिए न्यूनतम पंक्ति पहुँच समय t_RAS विलंब की आवश्यकता होती है जो एक पंक्ति को खोलने वाले सक्रिय कमांड और इसे बंद करने वाले संबंधित प्रीचार्ज कमांड के बीच होता है। यह सीमा सामान्यतः पंक्ति में वांछित पढ़ने और लिखने के कमांडों से बौनी होती है, इसलिए इसके मूल्य का विशिष्ट प्रदर्शन पर बहुत कम प्रभाव पड़ता है।

कमांड इंटरैक्शन

नो ऑपरेशन कमांड की हमेशा अनुमति दी जाती है जबकि लोड मोड रजिस्टर कमांड के लिए आवश्यक है कि सभी बैंक निष्क्रिय हों और परिवर्तनों के प्रभावी होने के लिए बाद में देरी हो। ऑटो रिफ्रेश कमांड के लिए यह भी आवश्यक है कि सभी बैंक निष्क्रिय रहें और चिप को निष्क्रिय अवस्था में वापस लाने के लिए एक ताज़ा चक्र समय t_RFC लें। (यह समय आमतौर पर t_RCD+tRP के बराबर होता है।) एक निष्क्रिय बैंक पर केवल एक ही अन्य कमांड की अनुमति है जो सक्रिय कमांड है। पंक्ति पूरी तरह से खुली होने से पहले यह t_RCD के ऊपर बताए अनुसार लेता है और कमांड को पढ़ने और लिखने को स्वीकार कर सकता है।

जब कोई बैंक खुला होता है, तो चार कमांडों की अनुमति होती है: पढ़ें, लिखें, बर्स्ट टर्मिनेट करें और प्रीचार्ज करें। पढ़ने और लिखने के कमांड फटने लगते हैं, जिन्हें कमांडों का पालन करके बाधित किया जा सकता है।

रीड बर्स्ट को बाधित करना

रीड कमांड के बाद किसी भी समय रीड, बर्स्ट टर्मिनेट या प्रीचार्ज कमांड जारी किया जा सकता है, और कॉन्फ़िगर किए गए सीएएस लेटेंसी के बाद रीड बर्स्ट को बाधित करेगा। इसलिए यदि चक्र 0 पर एक पठन कमांड जारी किया जाता है, चक्र 2 पर एक और पठन कमांड जारी किया जाता है, और सीएएस विलंबता 3 है, तो पहला पठन कमांड चक्र 3 और 4 के समय डेटा को बाहर निकालना प्रारंभ कर देगा, फिर दूसरे पठन से परिणाम कमांड चक्र 5 से प्रारंभ होता हुआ दिखाई देगा।

यदि चक्र 2 पर जारी कमांड बर्स्ट टर्मिनेट, या सक्रिय बैंक का प्रीचार्ज है, तो चक्र 5 के समय कोई आउटपुट उत्पन्न नहीं होगा।

चूंकि इंटरप्टिंग रीड किसी भी सक्रिय बैंक के लिए हो सकता है, एक प्रीचार्ज कमांड केवल रीड बर्स्ट को बाधित करेगा यदि यह एक ही बैंक या सभी बैंकों के लिए है; किसी दूसरे बैंक को प्रीचार्ज कमांड रीड बर्स्ट को बाधित नहीं करेगा।

राइट कमांड द्वारा रीड बर्स्ट को बाधित करना संभव है, किन्तु अधिक कठिन है। यह किया जा सकता है यदि डीक्यूएम सिग्नल का उपयोग एसडीआरएएम से आउटपुट को दबाने के लिए किया जाता है ताकि मेमोरी नियंत्रक डीक्यू लाइनों पर एसडीआरएएम को लिखने के संचालन के समय में डेटा चला सके। क्योंकि रीड डेटा पर डीक्यूएम के प्रभाव में दो चक्रों की देरी होती है, किन्तु राइट डेटा पर डीक्यूएम का प्रभाव तत्काल होता है, डीक्यूएम को राइट कमांड से कम से कम दो चक्र पहले प्रारंभ (रीड डेटा को मास्क करने के लिए) किया जाना चाहिए, किन्तु राइट कमांड के चक्र (यह मानते हुए कि राइट कमांड का प्रभाव होना है) के लिए कम किया जाना चाहिए।

केवल दो घड़ी चक्रों में ऐसा करने के लिए एसडीआरएएम को घड़ी के किनारे पर अपने आउटपुट को बंद करने के समय के बीच सावधानीपूर्वक समन्वय की आवश्यकता होती है और निम्नलिखित घड़ी किनारे पर लिखने के लिए डेटा को एसडीआरएएम को इनपुट के रूप में आपूर्ति की जानी चाहिए। यदि पर्याप्त समय की अनुमति देने के लिए घड़ी की आवृत्ति बहुत अधिक है, तो तीन चक्रों की आवश्यकता हो सकती है।

यदि रीड कमांड में ऑटो-प्रीचार्ज सम्मिलित है, तो प्रीचार्ज इंटरप्टिंग कमांड के समान चक्र प्रारंभ करता है।

बर्स्ट ऑर्डरिंग

सीपीयू कैश के साथ एक आधुनिक माइक्रोप्रोसेसर सामान्यतः कैश लाइनों की इकाइयों में मेमोरी एक्सेस करेगा। 64-बाइट कैश लाइन को स्थानांतरित करने के लिए 64-बिट डीआईएमएम के लिए लगातार आठ एक्सेस की आवश्यकता होती है, जो आठ-शब्द बर्स्ट मोड करने के लिए मोड रजिस्टर का उपयोग करके एसडीआरएएम चिप्स को कॉन्फ़िगर करके एकल पढ़ने या लिखने के कमांड से ट्रिगर ( कंप्यूटिंग) किया जा सकता है। एक कैश लाइन लाने को सामान्यतः एक विशेष पते से पढ़ने के द्वारा ट्रिगर किया जाता है, और एसडीआरएएम कैश लाइन के महत्वपूर्ण शब्द को पहले स्थानांतरित करने की अनुमति देता है। (यहाँ शब्द एसडीआरएएम चिप या डीआईएमएम की चौड़ाई को संदर्भित करता है, जो एक विशिष्ट डीआईएमएम के लिए 64 बिट्स है।) एसडीआरएएम चिप्स कैश लाइन में शेष शब्दों के क्रम के लिए दो संभावित सम्मेलनों का समर्थन करते हैं।

बर्स्ट हमेशा बीएल के गुणकों पर प्रारंभ होने वाले बीएल लगातार शब्दों के एक संरेखित ब्लॉक तक पहुंचते हैं। इसलिए, उदाहरण के लिए, चार से सात तक किसी भी कॉलम पते पर चार-शब्द की बर्स्ट पहुंच चार से सात शब्दों को वापस कर देगी। चूँकि, कमांड, अनुरोधित पते और कॉन्फ़िगर किए गए बर्स्ट प्रकार के विकल्प पर निर्भर करता है: अनुक्रमिक या इंटरलीव्ड। सामान्यतः, एक मेमोरी कंट्रोलर को एक या दूसरे की आवश्यकता होगी। जब बर्स्ट की लंबाई एक या दो होती है, तो बर्स्ट प्रकार कोई अर्थ नहीं रखता है। एक बर्स्ट लेंथ के लिए, अनुरोधित शब्द ही एकमात्र ऐसा शब्द है जिस तक पहुँचा जा सकता है। दो की बर्स्ट लंबाई के लिए, अनुरोधित शब्द को पहले एक्सेस किया जाता है, और संरेखित ब्लॉक में दूसरे शब्द को दूसरे स्थान पर एक्सेस किया जाता है। यह निम्नलिखित शब्द है यदि एक सम पता निर्दिष्ट किया गया था, और पिछला शब्द यदि एक विषम पता निर्दिष्ट किया गया था।

अनुक्रमिक बर्स्ट मोड (कंप्यूटिंग) के लिए, बाद के शब्दों को बढ़ते पते के क्रम में एक्सेस किया जाता है, अंत तक पहुंचने पर ब्लॉक की प्रारंभ में वापस लपेटा जाता है। इसलिए, उदाहरण के लिए, चार की बर्स्ट लंबाई और पांच के अनुरोधित कॉलम पते के लिए, शब्दों को 5-6-7-4 के क्रम में एक्सेस किया जाएगा। यदि बर्स्ट की लंबाई आठ थी, तो एक्सेस ऑर्डर 5-6-7-0-1-2-3-4 होगा। यह कॉलम एड्रेस में एक काउंटर जोड़कर और बर्स्ट लेंथ से आगे कैरी को अनदेखा करके किया जाता है। इंटरलीव्ड बर्स्ट मोड काउंटर और एड्रेस के बीच एक्सक्लूसिव या ऑपरेशन का उपयोग करके एड्रेस की गणना करता है। पांच के समान आरंभिक पते का उपयोग करते हुए, चार-शब्द का बर्स्ट 5-4-7-6 के क्रम में शब्दों को लौटाएगा। आठ शब्दों का विस्फोट 5-4-7-6-1-0-3-2 होगा।^[11] चूंकि मनुष्यों के लिए अधिक भ्रमित करने वाला, यह हार्डवेयर में लागू करना आसान हो सकता है, और इंटेल द्वारा अपने माइक्रोप्रोसेसरों के लिए इसे प्राथमिकता दी जाती है।^{[citation needed]}

यदि अनुरोधित कॉलम पता एक ब्लॉक की प्रारंभ में है, तो दोनों बर्स्ट मोड (अनुक्रमिक और इंटरलीव्ड) समान अनुक्रमिक अनुक्रम 0-1-2-3-4-5-6-7 में डेटा लौटाते हैं। अंतर केवल महत्वपूर्ण-शब्द-प्रथम क्रम में स्मृति से कैश लाइन लाने पर ही अर्थ रखता है।

मोड रजिस्टर

एकल डाटा दर एसडीआरएएम में एक एकल 10-बिट प्रोग्रामेबल मोड रजिस्टर है। बाद में डबल-डेटा-दर एसडीआरएएम मानक अतिरिक्त मोड रजिस्टर जोड़ते हैं, जिन्हें बैंक एड्रेस पिन का उपयोग करके संबोधित किया जाता है। SDR एसडीरैम के लिए, बैंक एड्रेस पिन और एड्रेस लाइन A10 और ऊपर की उपेक्षा की जाती है, किन्तु एक मोड रजिस्टर राइट के समय शून्य होना चाहिए।

बिट्स M9 से M0 हैं, लोड मोड रजिस्टर चक्र के समय पता लाइनों A9 से A0 पर प्रस्तुत किए गए हैं।

M9: बर्स्ट मोड लिखें। यदि 0, राइट्स रीड बर्स्ट लेंथ और मोड का उपयोग करते हैं। यदि 1, सभी लेखन गैर-विस्फोट (एकल स्थान) हैं।
M8, M7: ऑपरेटिंग मोड। आरक्षित, और 00 होना चाहिए।
M6, M5, M4: सीएएस विलंबता। सामान्यतः केवल 010 (CL2) और 011 (CL3) कानूनी होते हैं। चिप से रीड कमांड और डेटा आउटपुट के बीच चक्रों की संख्या निर्दिष्ट करता है। नैनोसेकंड में इस मूल्य पर चिप की मौलिक सीमा होती है; आरंभीकरण के समय, स्मृति नियंत्रक को उस सीमा को चक्रों में अनुवाद करने के लिए घड़ी की आवृत्ति के अपने ज्ञान का उपयोग करना चाहिए।
M3: बर्स्ट टाइप। 0 - अनुक्रमिक बर्स्ट ऑर्डरिंग का अनुरोध करता है, जबकि 1 इंटरलीव्ड बर्स्ट ऑर्डरिंग का अनुरोध करता है।
M2, M1, M0: बर्स्ट लेंथ। 000, 001, 010 और 011 के मान क्रमशः 1, 2, 4 या 8 शब्दों के बर्स्ट आकार को निर्दिष्ट करते हैं। प्रत्येक रीड (और राइट, यदि M9 0 है) तब तक कई एक्सेस निष्पादित करेगा, जब तक कि एक बर्स्ट स्टॉप या अन्य कमांड द्वारा बाधित न हो। 111 का मान पूर्ण-पंक्ति बर्स्ट निर्दिष्ट करता है। फट बाधित होने तक जारी रहेगा। पूर्ण-पंक्ति बर्स्ट की अनुमति केवल अनुक्रमिक बर्स्ट प्रकार के साथ है।

बाद में (डबल डेटा दर) एसडीआरएएम मानक अधिक मोड रजिस्टर बिट्स का उपयोग करते हैं, और अतिरिक्त मोड रजिस्टर प्रदान करते हैं जिन्हें विस्तारित मोड रजिस्टर कहा जाता है। लोड मोड रजिस्टर कमांड के समय रजिस्टर नंबर बैंक एड्रेस पिन पर एन्कोड किया गया है। उदाहरण के लिए, डीडीआर2 एसडीरैम में 13-बिट मोड रजिस्टर, 13-बिट विस्तारित मोड रजिस्टर नंबर 1 (ईएमआर1) और 5-बिट विस्तारित मोड रजिस्टर नंबर 2 (ईएमआर2) है।

ऑटो रिफ्रेश

प्रत्येक बैंक में प्रत्येक पंक्ति को खोलकर और बंद करके (सक्रिय और प्रीचार्जिंग) करके रैम चिप को रिफ्रेश करना संभव है। चूँकि, मेमोरी कंट्रोलर को सरल बनाने के लिए, एसडीरैम चिप्स एक ऑटो रिफ्रेश कमांड का समर्थन करता है, जो एक साथ प्रत्येक बैंक में एक पंक्ति में इन कार्यों को करता है। एसडीआरएएम एक आंतरिक काउंटर भी रखता है, जो सभी संभावित पंक्तियों पर पुनरावृति करता है। मेमोरी कंट्रोलर को प्रत्येक रिफ्रेश अंतराल (t_REF = 64 ms एक सामान्य मूल्य है) में पर्याप्त संख्या में ऑटो रिफ्रेश कमांड (प्रति पंक्ति एक, उदाहरण में 8192 हम उपयोग कर रहे हैं) जारी करना चाहिए। यह आदेश जारी होने पर सभी बैंकों को निष्क्रिय (बंद, प्रीचार्ज) होना चाहिए।

कम शक्ति मोड

जैसा कि उल्लेख किया गया है, घड़ी सक्षम (सीकेई) इनपुट का उपयोग घड़ी को एसडीरैम में प्रभावी रूप से रोकने के लिए किया जा सकता है। CKE इनपुट को घड़ी के प्रत्येक बढ़ते किनारे का नमूना लिया जाता है, और यदि यह कम है, तो सीकेई की जाँच के अतिरिक्त अन्य सभी उद्देश्यों के लिए घड़ी के अगले बढ़ते किनारे को अनदेखा कर दिया जाता है। जब तक सीकेई कम है, तब तक घड़ी की दर बदलने या घड़ी को पूरी तरह से बंद करने की अनुमति है।

यदि एसडीआरएएम संचालन करते समय सीकेई को कम किया जाता है, तो सीकेई फिर से उठाए जाने तक यह बस जगह में जमा देता है।

यदि एसडीआरएएम निष्क्रिय है (सभी बैंकों को प्रीचार्ज किया गया है, कोई कमांड प्रगति पर नहीं है) जब सीकेई को कम किया जाता है, तो एसडीआरएएम स्वचालित रूप से पावर-डाउन मोड में प्रवेश करता है, जब तक कि सीकेई को फिर से उठाया नहीं जाता तब तक न्यूनतम विद्युत की व्यय होती है। यह अधिकतम रीफ्रेश अंतराल t_REF से अधिक समय तक नहीं रहना चाहिए, या स्मृति सामग्री खो सकती है। अतिरिक्त विद्युत बचत के लिए इस समय घड़ी को पूरी तरह से बंद करना कानूनी है।

अंत में, यदि एसडीआरएएम को ऑटो-रिफ्रेश कमांड भेजे जाने के साथ ही सीकेई को कम किया जाता है, तो एसडीआरएएम सेल्फ-रिफ्रेश मोड में प्रवेश करता है। यह पावर डाउन की तरह है, किन्तु आवश्यक होने पर आंतरिक रिफ्रेश चक्र उत्पन्न करने के लिए एसडीआरएएम ऑन-चिप टाइमर का उपयोग करता है। इस समय घड़ी को रोका जा सकता है। जबकि सेल्फ-रिफ्रेश मोड पावर-डाउन मोड की तुलना में थोड़ी अधिक विद्युत की खपत करता है, यह मेमोरी कंट्रोलर को पूरी तरह से अक्षम करने की अनुमति देता है, जो सामान्यतः अंतर की तुलना में अधिक होता है।

बैटरी चालित उपकरणों के लिए डिज़ाइन किया गया एसडीरैम कुछ अतिरिक्त विद्युत-बचत विकल्प प्रदान करता है। एक है तापमान पर निर्भर रिफ्रेश; एक ऑन-चिप तापमान संवेदक रिफ्रेश दर को हमेशा सबसे खराब स्थिति में चलाने के बजाय कम तापमान पर कम करता है। एक और चयनात्मक रिफ्रेश है, जो डीरैम सरणी के एक हिस्से में सेल्फ-रिफ्रेश को सीमित करता है। रीफ्रेश किया गया बिट विस्तारित मोड रजिस्टर का उपयोग करके कॉन्फ़िगर किया गया है। तीसरा, मोबाइल डीडीआर (एलपीडीडीआर) और एलपीडीडीआर2 में लागू किया गया डीप पावर डाउन मोड है, जो मेमोरी को अमान्य कर देता है और इससे बाहर निकलने के लिए पूर्ण पुनर्संरचना की आवश्यकता होती है। यह सीकेई को कम करते हुए बर्स्ट टर्मिनेट कमांड भेजकर सक्रिय होता है।

डीडीआर एसडीआरएएम प्रीफेच आर्किटेक्चर

डीडीआर एसडीआरएएम मेमोरी में एक सामान्य भौतिक पंक्ति पर स्थित कई डेटा शब्दों तक त्वरित और आसान पहुंच की अनुमति देने के लिए प्रीफैच आर्किटेक्चर को नियोजित करता है।

प्रीफैच आर्किटेक्चर डीरैम तक मेमोरी एक्सेस की विशिष्ट विशेषताओं का लाभ उठाता है। विशिष्ट डीरैम मेमोरी ऑपरेशंस में तीन चरण सम्मिलित होते हैं: बिटलाइन प्रीचार्ज, रो एक्सेस, कॉलम एक्सेस। रो एक्सेस एक रीड ऑपरेशन का दिल है, क्योंकि इसमें डीरैम मेमोरी सेल्स में छोटे संकेतों की सावधानीपूर्वक संवेदन सम्मिलित है; यह मेमोरी ऑपरेशन का सबसे धीमा चरण है। चूँकि, एक बार एक पंक्ति को पढ़ने के बाद, बाद के कॉलम उसी पंक्ति तक पहुँचते हैं, जो बहुत तेज़ हो सकता है, क्योंकि अर्थ प्रवर्धक भी कुंडी के रूप में कार्य करते हैं। संदर्भ के लिए, 1 गीगाबिट की एक पंक्ति^[6] डीडीआर3 डिवाइस 2,048 बिट चौड़ा है, इसलिए आंतरिक रूप से 2,048 बिट्स को पंक्ति पहुंच चरण के समय 2,048 अलग अर्थ एम्पलीफायरों में पढ़ा जाता है। डीआरएएम की गति के आधार पर पंक्ति पहुंच में 50 नैनोसेकंड लग सकते हैं, जबकि खुली पंक्ति से कॉलम का उपयोग 10 एनएस से कम है।

पारंपरिक डीआरएएम आर्किटेक्चर ने खुले पंक्ति पर बिट्स तक तेजी से कॉलम पहुंच का समर्थन किया है। 2,048 बिट चौड़ी पंक्ति के साथ 8-बिट-चौड़ी मेमोरी चिप के लिए, पंक्ति पर 256 डेटावर्ड्स (2048/8) में से किसी तक पहुंच बहुत तेज हो सकती है, बशर्ते अन्य पंक्तियों में कोई हस्तक्षेप न हो।

पुरानी फास्ट कॉलम एक्सेस पद्धति का दोष यह था कि पंक्ति में प्रत्येक अतिरिक्त डेटावार्ड के लिए एक नया कॉलम पता भेजा जाना था। पता बस को डेटा बस के समान आवृत्ति पर संचालित करना था। प्रीफ़ेच आर्किटेक्चर एकल पते के अनुरोध को एकाधिक डेटा शब्दों में परिणत करने की अनुमति देकर इस प्रक्रिया को सरल बनाता है।

प्रीफैच बफर आर्किटेक्चर में, जब एक पंक्ति में मेमोरी एक्सेस होती है, तो बफर पंक्ति पर आसन्न डेटा शब्दों के एक सेट को पकड़ लेता है और उन्हें अलग-अलग कॉलम की आवश्यकता के बिना आईओ पिन पर रैपिड-फायर अनुक्रम में पढ़ता है (उन्हें फट जाता है)। पता अनुरोध। यह मानता है कि सीपीयू मेमोरी में आसन्न डेटावर्ड्स चाहता है, जो व्यवहार में अक्सर होता है। उदाहरण के लिए, डीडीआर1 में, दो आसन्न डेटा शब्दों को प्रत्येक चिप से एक ही घड़ी चक्र में पढ़ा जाएगा और प्री-फ़ेच बफर में रखा जाएगा। प्रत्येक शब्द तब घड़ी चक्र के लगातार बढ़ते और गिरते किनारों पर प्रसारित किया जाएगा। इसी तरह, डीडीआर2 में 4n प्री-फ़ेच बफ़र के साथ, लगातार चार डेटा शब्द पढ़े जाते हैं और बफ़र में रखे जाते हैं, जबकि एक घड़ी, जो डीडीआर की आंतरिक घड़ी से दोगुनी तेज़ होती है, प्रत्येक शब्द को लगातार बढ़ते और गिरते किनारे पर प्रसारित करती है। तेज बाहरी घड़ी ^[12]

प्रीफैच बफर डेप्थ को कोर मेमोरी फ्रीक्वेंसी और IO फ्रीक्वेंसी के बीच के अनुपात के रूप में भी माना जा सकता है। 8n प्रीफ़ेच आर्किटेक्चर (जैसे डीडीआर3) में, IOs मेमोरी कोर की तुलना में 8 गुना तेज़ी से काम करेगा (प्रत्येक मेमोरी एक्सेस के परिणामस्वरूप IOs पर 8 डेटावर्ड्स फट जाते हैं)। इस प्रकार एक 200 मेगाहर्ट्ज मेमोरी कोर आईओ के साथ संयुक्त है जो प्रत्येक आठ गुना तेज (1600 मेगाबिट्स प्रति सेकंड) संचालित करता है। यदि मेमोरी में 16 IOs हैं, तो कुल रीड बैंडविड्थ 200 MHz x 8 डेटावर्ड्स/एक्सेस x 16 IOs = 25.6 गीगाबिट्स प्रति सेकंड (Gbit/s) या 3.2 गीगाबाइट्स प्रति सेकंड (GB/s) होगी। एकाधिक डीआरएएम चिप्स वाले मॉड्यूल तदनुसार उच्च बैंडविड्थ प्रदान कर सकते हैं।

एसडीआरएएम की प्रत्येक पीढ़ी का एक अलग प्रीफ़ेच बफर आकार होता है:

डीडीआर एसडीरैम का प्रीफ़ेच बफर आकार 2n है (प्रति मेमोरी एक्सेस के लिए दो डेटावर्ड्स)
डीडीआर2 एसडीरैम का प्रीफ़ेच बफर आकार 4n है (चार डेटावर्ड्स प्रति मेमोरी एक्सेस)
डीडीआर3 एसडीरैम का प्रीफ़ेच बफर आकार 8n है (आठ डेटावर्ड प्रति मेमोरी एक्सेस)
डीडीआर4 एसडीरैम का प्रीफ़ेच बफर आकार 8n है (आठ डेटावर्ड प्रति मेमोरी एक्सेस)
डीडीआर5 एसडीरैम का प्रीफ़ेच बफर आकार 8n है; एक अतिरिक्त मोड 16n है

पीढ़ी

एसडीरैम फीचर मैप
प्रकार	फीचर में बदलाव
एसडीरैम	V_cc = 3.3 V सिग्नल: एलवीटीटीएल
डीडीआर1	पहुंच ≥2 शब्द है दोहरी घड़ी V_cc = 2.5 V 2.5 - 7.5 ns प्रति चक्र सिग्नल: एसएसटीएल_2 (2.5V)^[13]
डीडीआर2	पहुंच ≥4 शब्द है "बर्स्ट टर्मिनेट" हटा दिया गया समानांतर में उपयोग की जाने वाली 4 इकाइयाँ 1.25 - 5 एनएस प्रति चक्र आंतरिक संचालन 1/2 घड़ी की दर पर हैं। संकेत: एसएसटीएल_18 (1.8V)^[13]
डीडीआर3	पहुंच ≥8 शब्द है संकेत: एसएसटीएल_15 (1.5V)^[13] बहुत अधिक सीएएस विलंबता
डीडीआर4	V_cc ≤ 1.2 V पॉइंट-टू-पॉइंट (प्रति चैनल एकल मॉड्यूल)

एसडीआर

[[Image:Micron 48LC32M8A2-AB.jpg|thumb|64 एमबी{{binpre}साउंड ब्लास्टर एक्स-फाई पर साउंड मेमोरी का } साउंड ब्लास्टर X-Fi फैटलिटी प्रो अच्छा पत्रक दो माइक्रोन टेक्नोलॉजी 48LC32M8A2 एसडीरैम चिप्स से बनाया गया है। वे 133 MHz (7.5 ns क्लॉक पीरियड) पर चलते हैं और उनके पास 8-बिट वाइड डेटा बसें हैं।^[14]]]मूल रूप से एसडीआरएएम के रूप में जाना जाता है, एकल डेटा दर एसडीआरएएम एक कमांड को स्वीकार कर सकता है और प्रति घड़ी चक्र में डेटा का एक शब्द स्थानांतरित कर सकता है। चिप्स विभिन्न प्रकार के डेटा बस आकार (सामान्यतः 4, 8 या 16 बिट्स) के साथ बनाए जाते हैं, किन्तु चिप्स को सामान्यतः 168-पिन डीआईएमएम में इकट्ठा किया जाता है जो 64 (गैर-ईसीसी) या 72 (ईसीसी मेमोरी) बिट्स को पढ़ता या लिखता है। समय।

डेटा बस का उपयोग जटिल है और इस प्रकार एक जटिल डीरैम कंट्रोलर सर्किट की आवश्यकता होती है। ऐसा इसलिए है क्योंकि डीरैम में लिखे गए डेटा को राइट कमांड के समान चक्र में प्रस्तुत किया जाना चाहिए, किन्तु रीड कमांड के बाद आउटपुट 2 या 3 चक्रों को पढ़ता है। डीरैम नियंत्रक को यह सुनिश्चित करना चाहिए कि एक ही समय में पढ़ने और लिखने के लिए डेटा बस की आवश्यकता नहीं है।

विशिष्ट SDR एसडीरैम घड़ी की दरें क्रमशः 66, 100, और 133 MHz (15, 10 और 7.5 ns की अवधि) हैं, जिन्हें पीसी66, पीसी100 और पीसी133 के रूप में दर्शाया गया है। 200 मेगाहर्ट्ज तक की घड़ी की दरें उपलब्ध थीं। यह 3.3 V के वोल्टेज पर काम करता है।

इस प्रकार का एसडीआरएएम डीडीआर वेरिएंट की तुलना में धीमा है, क्योंकि डेटा का केवल एक शब्द प्रति घड़ी चक्र (एकल डेटा दर) प्रसारित होता है। किन्तु यह प्रकार अपने पूर्ववर्ती विस्तारित डेटा बाहर घूंट (ईडीओ-रैम) और फास्ट पेज मोड डीरैम (एफपीएम-रैम) से भी तेज है, जिसमें डेटा के एक शब्द को स्थानांतरित करने के लिए सामान्यतः दो या तीन घड़ियां लगती हैं।

पीसी66

पीसी66 संयुक्त इलेक्ट्रॉन उपकरण इंजीनियरिंग परिषद द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर रैंडम एक्सेस मेमोरी मानक को संदर्भित करता है। पीसी66 तुल्यकालिक डीरैम है जो 66.66 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर, 64-बिट बस पर, 3.3 V के वोल्टेज पर काम कर रहा है। पीसी66 168-पिन डीआईएमएम और 144-पिन SO-डीआईएमएम फॉर्म फैक्टर में उपलब्ध है। सैद्धांतिक बैंडविड्थ 533 एमबी/एस है। (1 एमबी/एस = एक मिलियन बाइट्स प्रति सेकंड)

इस मानक का उपयोग मूल इंटेल पेंटियम (P5 माइक्रोआर्किटेक्चर) और एएमडी के6-आधारित पीसी द्वारा किया गया था। यह बेज पावर मैक जी3, प्रारंभिक आईबुक्स और पावरबुक जी3s में भी उपलब्ध है। इसका उपयोग 66 मेगाहर्ट्ज सामने की ओर बस के साथ कई प्रारंभिक इंटेल सेलेरॉन प्रणाली में भी किया जाता है। इसे पीसी100 और पीसी133 मानकों द्वारा प्रतिस्थापित किया गया था।

पीसी100

डीआईएमएम: 168 पिन और दो पायदान

पीसी100 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर रैंडम-एक्सेस मेमोरी के लिए एक मानक है। पीसी100 तुल्यकालिक डीरैम को संदर्भित करता है, जो 64-बिट-वाइड बस पर, 3.3 V के वोल्टेज पर, 100 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर काम करता है। पीसी100 168-पिन डीआईएमएम और 144-पिन SO-डीआईएमएम कंप्यूटर फॉर्म फैक्टर में उपलब्ध है। पीसी100 पीसी66 के साथ पिछड़ा संगत है और पीसी133 मानक द्वारा अधिगृहीत किया गया था।

100 मेगाहर्ट्ज एसडीआरएएम चिप्स से निर्मित एक मॉड्यूल आवश्यक रूप से 100 मेगाहर्ट्ज पर काम करने में सक्षम नहीं है। पीसी100 मानक समग्र रूप से मेमोरी मॉड्यूल की क्षमताओं को निर्दिष्ट करता है।

पीसी100 का उपयोग कई पुराने कंप्यूटरों में किया जाता है; 1990 के दशक के अंत में पीसी100 मेमोरी वाले सबसे आम कंप्यूटर थे।

पीसी133

पीसी133 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित एक कंप्यूटर मेमोरी मानक है। पीसी133 एसडीआर एसडीआरएएम को संदर्भित करता है जो 133 मेगाहर्ट्ज की घड़ी आवृत्ति पर 64-बिट-वाइड बस पर, 3.3 वी के वोल्टेज पर काम करता है। पीसी133 168-पिन डीआईएमएम और 144-पिन एसओ-डीआईएमएम फॉर्म कारकों में उपलब्ध है। पीसी133 जेईडीईसी द्वारा स्वीकृत अब तक का सबसे तेज़ और अंतिम एसडीआर एसडीरैम मानक है, और 1.066 GB प्रति सेकंड ([133.33 MHz * 64/8]=1.066 GB/s) की बैंडविड्थ प्रदान करता है। (1 जीबी/एस = एक अरब बाइट प्रति सेकेंड) पीसी133 पीसी100 और पीसी66 के साथ पिछड़ा संगत है।

डीडीआर

जबकि डीरैम की पहुंच विलंबता मौलिक रूप से डीरैम सरणी द्वारा सीमित है, डीरैम में बहुत अधिक संभावित बैंडविड्थ है क्योंकि प्रत्येक आंतरिक पठन वास्तव में कई हजारों बिट्स की एक पंक्ति है। इस बैंडविड्थ को उपयोगकर्ताओं के लिए अधिक उपलब्ध कराने के लिए, एक डबल डेटा दर इंटरफ़ेस विकसित किया गया था। यह एक ही कमांड का उपयोग करता है, जिसे प्रति चक्र एक बार स्वीकार किया जाता है, किन्तु प्रति घड़ी चक्र में डेटा के दो शब्दों को पढ़ता या लिखता है। डीडीआर इंटरफ़ेस क्लॉक सिग्नल के बढ़ते और गिरते दोनों किनारों पर डेटा को पढ़ने और लिखने के द्वारा इसे पूरा करता है। इसके अतिरिक्त, एसडीआर इंटरफ़ेस समय में कुछ छोटे बदलाव बाद में किए गए थे, और आपूर्ति वोल्टेज 3.3 से घटाकर 2.5 वी कर दिया गया था। परिणामस्वरूप, डीडीआर एसडीआरएएम एसडीआर एसडीआरएएम के साथ पीछे की ओर संगत नहीं है।

डीडीआर एसडीआरएएम (कभी-कभी अधिक स्पष्टता के लिए डीडीआर1 कहा जाता है) न्यूनतम पढ़ने या लिखने की इकाई को दोगुना कर देता है; प्रत्येक पहुंच कम से कम दो लगातार शब्दों को संदर्भित करती है।

विशिष्ट डीडीआर एसडीरैम क्लॉक रेट 133, 166 और 200 MHz (7.5, 6, और 5 ns/चक्र) हैं, जिन्हें सामान्यतः डीडीआर-266, डीडीआर-333 और डीडीआर-400 (3.75, 3, और 2.5 ns प्रति बीट) के रूप में वर्णित किया जाता है। इसी 184-पिन डीआईएमएम को पीसी-2100, पीसी-2700 और पीसी-3200 के रूप में जाना जाता है। डीडीआर-550 (पीसी-4400) तक का प्रदर्शन उपलब्ध है।

डीडीआर2

डीडीआर2 एसडीआरएएम डीडीआर एसडीआरएएम के समान है, किन्तु लगातार चार शब्दों तक पढ़ने या लिखने की न्यूनतम इकाई को दोगुना कर देता है। उच्च प्रदर्शन संचालन की अनुमति देने के लिए बस प्रोटोकॉल को भी सरल बनाया गया था। (विशेष रूप से, बर्स्ट टर्मिनेट कमांड को हटा दिया जाता है।) यह एसडीआरएएम की बस दर को आंतरिक रैम संचालन की घड़ी की दर को बढ़ाए बिना दोगुना करने की अनुमति देता है; इसके बजाय, एसडीआरएएम से चार गुना चौड़ी इकाइयों में आंतरिक संचालन किया जाता है। इसके अतिरिक्त, एक अतिरिक्त बैंक एड्रेस पिन (BA2) जोड़ा गया था ताकि आठ बैंकों को बड़े रैम चिप्स पर अनुमति दी जा सके।

विशिष्ट डीडीआर2 एसडीरैम घड़ी की दरें 200, 266, 333 या 400 MHz (5, 3.75, 3 और 2.5 ns की अवधि) हैं, जिन्हें सामान्यतः डीडीआर2-400, डीडीआर2-533, डीडीआर2-667 और डीडीआर2-800 (2.5 की अवधि, 1.875, 1.5 और 1.25 एनएस)। संबंधित 240-पिन डीआईएमएम को पीसी2-6400 के माध्यम से पीसी2-3200 के रूप में जाना जाता है। डीडीआर2 एसडीरैम अब 533 मेगाहर्ट्ज की क्लॉक दर पर उपलब्ध है जिसे सामान्यतः डीडीआर2-1066 के रूप में वर्णित किया जाता है और संबंधित डीआईएमएम को पीसी2-8500 (निर्माता के आधार पर पीसी2-8600 नाम भी दिया जाता है) के रूप में जाना जाता है। डीडीआर2-1250 (पीसी2-10000) तक का प्रदर्शन उपलब्ध है।

ध्यान दें कि क्योंकि आंतरिक संचालन 1/2 क्लॉक रेट पर हैं, डीडीआर2-400 मेमोरी (आंतरिक क्लॉक रेट 100 मेगाहर्ट्ज) में डीडीआर-400 (आंतरिक क्लॉक रेट 200 मेगाहर्ट्ज) की तुलना में कुछ अधिक विलंबता है।

डीडीआर3

डीडीआर3 न्यूनतम पढ़ने या लिखने की इकाई को लगातार आठ शब्दों में दोहराते हुए, प्रवृत्ति को जारी रखता है। यह आंतरिक संचालन की घड़ी की दर, केवल चौड़ाई को बदलने के बिना बैंडविड्थ और बाहरी बस दर के एक और दोहरीकरण की अनुमति देता है। 800–1600 एम ट्रांसफर/एस (400–800 मेगाहर्ट्ज़ घड़ी के दोनों किनारों) को बनाए रखने के लिए, आंतरिक रैम सरणी को प्रति सेकंड 100–200 एम फ़ेच करना होता है।

दोबारा, प्रत्येक दोहरीकरण के साथ, नकारात्मक पक्ष बढ़ी हुई विलंबता (इंजीनियरिंग) है। जैसा कि सभी डीडीआर एसडीआरएएम पीढ़ियों के साथ होता है, कमांड अभी भी एक क्लॉक एज तक ही सीमित हैं और कमांड लेटेंसी घड़ी चक्रों के संदर्भ में दी जाती हैं, जो सामान्यतः उद्धृत अंतरण दर (डीडीआर3-800 के साथ 8 की सीएएस लेटेंसी 8/8 है) की आधी गति है। (400 MHz) = 20 ns, पीसी100 SDR एसडीरैम पर बिल्कुल सीएएस2 की समान विलंबता)।

डीडीआर3 मेमोरी चिप्स का व्यावसायिक रूप से निर्माण किया जा रहा है,^[15] और उनका उपयोग करने वाले कंप्यूटर प्रणाली 2007 की दूसरी छमाही से उपलब्ध थे,^[16] 2008 के बाद से महत्वपूर्ण उपयोग के साथ।^[17] प्रारंभिक क्लॉक दरें 400 और 533 मेगाहर्ट्ज थीं, जिन्हें डीडीआर3-800 और डीडीआर3-1066 (पीसी3-6400 और पीसी3-8500 मॉड्यूल) के रूप में वर्णित किया गया है, किन्तु 667 और 800 मेगाहर्ट्ज को डीडीआर3-1333 और डीडीआर3-1600 (पीसी3-10600) के रूप में वर्णित किया गया है और पीसी3-12800 मॉड्यूल) अब आम हैं।^[18] डीडीआर3-2800 (पीसी3 22400 मॉड्यूल) तक का प्रदर्शन उपलब्ध है।^[19]

डीडीआर4

डीडीआर4 एसडीरैम डीडीआर3 एसडीरैम का उत्तराधिकारी है। यह 2008 में सैन फ्रांसिस्को में इंटेल डेवलपर फोरम में प्रकट हुआ था, और 2011 के समय बाजार में जारी होने वाला था। इसके विकास के समय समय काफी भिन्न था - यह मूल रूप से 2012 में जारी होने की अपेक्षा थी,^[20] और बाद में (2010 के समय) 2015 में रिलीज़ होने की अपेक्षा है,^[21] 2011 की प्रारंभ में नमूनों की घोषणा होने से पहले और निर्माताओं ने यह घोषणा करना प्रारंभ कर दिया था कि 2012 में व्यावसायिक उत्पादन और बाजार में रिलीज होने की अपेक्षा थी। .

डीडीआर3 चिप्स के 1.5 V की तुलना में डीडीआर4 चिप्स 1.2 V या उससे कम, पर चलते हैं,^[22]^[23] और प्रति सेकंड 2 बिलियन से अधिक डेटा ट्रांसफर होते हैं। उन्हें 2133 मेगाहर्ट्ज की आवृत्ति दर पर प्रस्तुत किए जाने की अपेक्षा थी, जो 2013 तक संभावित 4266 मेगाहर्ट्ज^[24] और 1.05 वी^[25] के वोल्टेज को कम करने का अनुमान है।

डीडीआर4 ने आंतरिक प्रीफ़ेच चौड़ाई को फिर से दोगुना नहीं किया, किन्तु डीडीआर3 के समान 8n प्रीफ़ेच का उपयोग करता है।^[26] इस प्रकार, डेटा बस को व्यस्त रखने के लिए कई बैंकों के रीड्स को इंटरलीव करना आवश्यक होगा।

फरवरी 2009 में, सैमसंग ने 40 एनएम डीआरएएम चिप्स को मान्य किया, जिसे डीडीआर4 विकास की दिशा में एक महत्वपूर्ण कदम माना गया।^[27] क्योंकि 2009 तक, वर्तमान डीआरएएम चिप्स केवल 50 एनएम प्रक्रिया में माइग्रेट करना प्रारंभ कर रहे थे।^[28] जनवरी 2011 में, सैमसंग ने 30 एनएम 2048 एमबी^[6] डीडीआर4 डीआरएएम मॉड्यूल के परीक्षण के पूरा होने और जारी करने की घोषणा की। इसमें 1.2 V पर 2.13 Gbit/s की अधिकतम बैंडविड्थ है, सूडो ओपन ड्रेन विधि का उपयोग करता है और समकक्ष DDR3 मॉड्यूल की तुलना में 40% कम विद्युत लेता है।^[29]^[30]

डीडीआर5

मार्च 2017 में, जेईडीईसी ने घोषणा की कि डीडीआर5 मानक विकास के अधीन है,^[31] किन्तु डीडीआर4 की बैंडविड्थ को दोगुना करने, विद्युत की खपत को कम करने और 2018 में मानक प्रकाशित करने के लक्ष्यों के अतिरिक्त कोई विवरण नहीं दिया। मानक 14 जुलाई 2020 को जारी किया गया था।^[32]

असफल उत्तराधिकारी

डीडीआर के अतिरिक्त, एसडीआर एसडीआरएएम को सफल बनाने के लिए कई अन्य प्रस्तावित स्मृति प्रौद्योगिकियां थीं।

रैम्बस डीआरएएम (आरडीआरएएम)

आरडीआरएएम एक मालिकाना तकनीक थी जो डीडीआर के खिलाफ प्रतिस्पर्धा करती थी। इसकी अपेक्षाकृत उच्च कीमत और निराशाजनक प्रदर्शन (उच्च विलंबता और एक संकीर्ण 16-बिट डेटा चैनल बनाम डीडीआर के 64 बिट चैनल के परिणामस्वरूप) ने इसे SDR डीरैम के सफल होने की दौड़ में खो दिया।

तुल्यकालिक-लिंक डीरैम (SLDRAM)

एसएलडीआरएएम ने उच्च प्रदर्शन का दावा किया और आरडीआरएएम के खिलाफ प्रतिस्पर्धा की। इसे 1990 के दशक के अंत में SLDRAM कंसोर्टियम द्वारा विकसित किया गया था। SLDRAM कंसोर्टियम में लगभग 20 प्रमुख डीरैम और कंप्यूटर उद्योग निर्माता सम्मिलित थे। (SLDRAM कंसोर्टियम को SLDRAM Inc. के रूप में सम्मिलित किया गया और फिर इसका नाम उन्नत मेमोरी इंटरनेशनल, Inc. में बदल दिया गया)। SLDRAM एक खुला मानक था और इसके लिए लाइसेंस शुल्क की आवश्यकता नहीं थी। विशिष्टताओं को 200, 300 या 400 मेगाहर्ट्ज घड़ी आवृत्ति पर चलने वाली 64-बिट बस के लिए कहा जाता है। यह सभी संकेतों के एक ही लाइन पर होने और इस तरह कई लाइनों के तुल्यकालन समय से बचने के द्वारा प्राप्त किया जाता है। डीडीआर एसडीआरएएम की तरह, एसएलडीआरएएम एक डबल-पंप वाली बस का उपयोग करता है, जिससे इसे 400 की प्रभावी गति मिलती है,^[33] 600,^[34] या 800 मीट्रिक टन/सेकंड। (1 मीट्रिक टन/सेकंड = 1000^2 स्थानान्तरण प्रति सेकंड)

SLDRAM ने डिफरेंशियल कमांड क्लॉक (CCLK/CCLK#) के लगातार 4 किनारों पर 40-बिट कमांड पैकेट भेजने के लिए 11-बिट कमांड बस (10 कमांड बिट्स CA9:0 प्लस वन स्टार्ट-ऑफ-कमांड FLAG लाइन) का उपयोग किया। एसडीआरएएम के विपरीत, प्रति-चिप चयन संकेत नहीं थे; प्रत्येक चिप को रीसेट करते समय एक आईडी असाइन की गई थी, और कमांड में उस चिप की आईडी सम्मिलित थी जिसे इसे प्रोसेस करना चाहिए। दो अलग-अलग डेटा क्लॉक (DCLK0/DCLK0# और DCLK1/DCLK1#) में से एक का उपयोग करके डेटा को 18-बिट (प्रति चिप) डेटा बस में 4- या 8-वर्ड बर्स्ट में स्थानांतरित किया गया था। मानक एसडीआरएएम के विपरीत, घड़ी को डेटा स्रोत (रीड ऑपरेशन के मामले में एसएलडीआरएएम चिप) द्वारा उत्पन्न किया गया था और डेटा के समान दिशा में प्रेषित किया गया था, जिससे डेटा तिरछा कम हो गया। DCLK के स्रोत में परिवर्तन होने पर विराम की आवश्यकता से बचने के लिए, प्रत्येक कमांड निर्दिष्ट करता है कि वह किस DCLK जोड़ी का उपयोग करेगा।^[35] बुनियादी पढ़ने/लिखने के कमांड में सम्मिलित है (पहले शब्द के सीए 9 से प्रारंभ):

SLDRAM Read, write or पंक्ति op request packet
FLAG	CA9	CA8	CA7	CA6	CA5	CA4	CA1	CA0
1	ID8	Device ID					ID0	CMD5
0	Command code				CMD0	किनारा	पंक्ति
0	पंक्ति (continued)							0
0	0	0	0	स्तंभ

डिवाइस आईडी के 9 बिट
कमांड के 6 बिट्स
बैंक पते के 3 बिट
पंक्ति पते के 10 या 11 बिट
पंक्ति या स्तंभ विस्तार के लिए 5 या 4 बिट अतिरिक्त
कॉलम एड्रेस के 7 बिट

व्यक्तिगत उपकरणों में 8-बिट आईडी थी। कमांड में भेजी गई आईडी की 9वीं बिट का उपयोग कई उपकरणों को संबोधित करने के लिए किया गया था। किसी भी संरेखित शक्ति-2 आकार के समूह को संबोधित किया जा सकता है। यदि प्रेषित एमएसबिट सेट किया गया था, तो प्रेषित पते के कम से कम महत्वपूर्ण 0 बिट तक और कम से कम महत्वपूर्ण बिट्स को अनदेखा कर दिया गया था, क्या यह मुझे संबोधित है? उद्देश्यों। (यदि ID8 बिट को वास्तव में ID0 से कम महत्वपूर्ण माना जाता है, तो यूनिकास्ट पता मिलान इस पैटर्न का एक विशेष मामला बन जाता है।)

पढ़ने/लिखने के कमांड में msbit स्पष्ट था:

सीएमडी5=0
CMD4=1 निर्दिष्ट पंक्ति को खोलने (सक्रिय करने) के लिए; CMD4=0 वर्तमान में खुली पंक्ति का उपयोग करने के लिए
CMD3=1 8-शब्द के बर्स्ट को स्थानांतरित करने के लिए; CMD3=0 4-शब्द के विस्फोट के लिए
CMD2=1 लिखने के लिए, CMD2=0 पढ़ने के लिए
CMD1=1 इस पहुंच के बाद पंक्ति को बंद करने के लिए; CMD1=0 इसे खुला छोड़ने के लिए
CMD0 उपयोग करने के लिए DCLK जोड़ी का चयन करता है (DCLK1 या DCLK0)

विनिर्देश से एक उल्लेखनीय चूक प्रति-बाइट लेखन सक्षम थी; इसे CPU कैश और ECC मेमोरी वाले प्रणाली के लिए डिज़ाइन किया गया था, जो हमेशा कैश लाइन के गुणकों में लिखते हैं।

अतिरिक्त कमांड (सीएमडी 5 सेट के साथ) डेटा ट्रांसफर के बिना पंक्तियों को खोला और बंद किया, रीफ्रेश ऑपरेशंस किए, कॉन्फ़िगरेशन रजिस्टरों को पढ़ा या लिखा, और अन्य रखरखाव संचालन किए। इन कमांडों में से अधिकांश ने एक अतिरिक्त 4-बिट उप-आईडी (5 बिट्स के रूप में भेजा गया, प्राथमिक आईडी के समान बहु-गंतव्य एन्कोडिंग का उपयोग करके) का समर्थन किया, जिसका उपयोग उन उपकरणों को अलग करने के लिए किया जा सकता है जिन्हें एक ही प्राथमिक आईडी सौंपी गई थी क्योंकि वे जुड़े हुए थे समानांतर और हमेशा एक ही समय में पढ़ा/लिखा जाता है।

विभिन्न उपकरण समय मापदंडों को नियंत्रित करने के लिए कई 8-बिट नियंत्रण रजिस्टर और 32-बिट स्थिति रजिस्टर थे।

वर्चुअल चैनल मेमोरी (वीसीएम) एसडीआरएएम

वीसीएम एसडीआरएएम का एक मालिकाना प्रकार था जिसे एनईसी द्वारा डिजाइन किया गया था, किन्तु बिना लाइसेंस शुल्क के खुले मानक के रूप में जारी किया गया था। यह मानक एसडीआरएएम के साथ पिन-संगत है, किन्तु कमांड अलग हैं। प्रौद्योगिकी आरडीआरएएम की एक संभावित प्रतियोगी थी क्योंकि वीसीएम लगभग उतना महंगा नहीं था जितना कि आरडीआरएएम था। एक वर्चुअल चैनल मेमोरी (वीसीएम) मॉड्यूल यांत्रिक और विद्युत रूप से मानक एसडीआरएएम के साथ संगत है, इसलिए दोनों के लिए समर्थन केवल स्मृति नियंत्रक की क्षमताओं पर निर्भर करता है। 1990 के दशक के अंत में, कई पीसी नॉर्थब्रिज (कंप्यूटिंग) चिपसेट (जैसे वीआईए चिपसेट की लोकप्रिय सूची # स्लॉट ए और सॉकेट ए) में वीसीएसडीआरएएम समर्थन सम्मिलित था।

VCM 16 चैनल बफ़र्स का एक SRAM कैश सम्मिलित करता है, प्रत्येक 1/4 पंक्ति खंड आकार में, डीरैम बैंकों की भावना प्रवर्धक पंक्तियों और डेटा I / O पिन के बीच। VCएसडीरैम के लिए अद्वितीय कमांडों को प्रीफ़ेच और पुनर्स्थापित करें, डीरैम की अर्थ प्रवर्धक पंक्ति और चैनल बफ़र्स के बीच डेटा कॉपी करें, जबकि एसडीरैम के पढ़ने और लिखने के कमांडों के समतुल्य एक्सेस करने के लिए एक चैनल संख्या निर्दिष्ट करें। इस प्रकार डीआरएएम सरणी की वर्तमान सक्रिय स्थिति से स्वतंत्र रूप से पढ़ा और लिखा जा सकता है, एक समय में पहुंच के लिए चार पूर्ण डीआरएएम पंक्तियों के बराबर खुले होने के साथ। यह मानक दो-बैंक एसडीआरएएम में संभव दो खुली पंक्तियों में सुधार है। (वास्तव में एक 17वां डमी चैनल है जिसका उपयोग कुछ कार्यों के लिए किया जाता है।)

वीसीएसडीआरएएम से पढ़ने के लिए, सक्रिय कमांड के बाद, सेंस एम्पलीफायर सरणी से चैनल एसडीआरएएम में डेटा कॉपी करने के लिए एक प्रीफैच कमांड की आवश्यकता होती है। यह कमांड एक बैंक, दो बिट कॉलम एड्रेस (पंक्ति के सेगमेंट का चयन करने के लिए), और चैनल नंबर के चार बिट्स को निर्दिष्ट करता है। एक बार ऐसा करने के बाद, डीरैम सरणी को प्रीचार्ज किया जा सकता है, जबकि चैनल बफर को पढ़ने के कमांड जारी रहते हैं। लिखने के लिए, पहले डेटा को एक चैनल बफ़र में लिखा जाता है (सामान्यतः पूर्व में प्रीफ़ेच कमांड का उपयोग करके आरंभ किया जाता है), फिर एक रीस्टोर कमांड, प्रीफ़ेच कमांड के समान पैरामीटर के साथ, चैनल से डेटा के एक सेगमेंट को अर्थ प्रवर्धक सरणी में कॉपी करता है।

एक सामान्य एसडीआरएएम लेखन के विपरीत, जिसे एक सक्रिय (खुली) पंक्ति में किया जाना चाहिए, जब पुनर्स्थापना कमांड जारी किया जाता है तो वीसीएसडीआरएएम बैंक को प्रीचार्ज (बंद) होना चाहिए। रिस्टोर कमांड निर्दिष्ट करने के तुरंत बाद एक सक्रिय कमांड डीआरएएम पंक्ति को डीआरएएम सरणी में लिखने को पूरा करता है। इसके अतिरिक्त, एक 17वां डमी चैनल है जो वर्तमान में खुली पंक्ति को लिखने की अनुमति देता है। इसे पढ़ा नहीं जा सकता है, किन्तु अर्थ प्रवर्धक सरणी में प्रीफ़ेच किया जा सकता है, लिखा जा सकता है और पुनर्स्थापित किया जा सकता है।^[36]^[37] चूंकि सामान्यतः एक खंड को उसी स्मृति पते पर पुनर्स्थापित किया जाता है, जिससे इसे प्रीफ़ेच किया गया था, चैनल बफ़र्स का उपयोग बड़े, संरेखित मेमोरी ब्लॉकों की बहुत कुशल प्रतिलिपि बनाने या समाशोधन के लिए भी किया जा सकता है। (क्वार्टर-पंक्ति खंडों का उपयोग इस तथ्य से संचालित होता है कि डीरैम कोशिकाएं SRAM कोशिकाओं की तुलना में संकरी होती हैं। SRAM बिट्स को चार डीरैम बिट्स के रूप में डिज़ाइन किया गया है, और वे चार डीरैम बिट्स में से एक से आसानी से जुड़े हुए हैं।) अतिरिक्त कमांड खंडों की एक जोड़ी को चैनलों की एक जोड़ी के लिए प्रीफ़ेच करते हैं, और एक वैकल्पिक कमांड रैंडम रीड्स के ओवरहेड को कम करने के लिए प्रीफ़ेच, रीड और प्रीचार्ज को जोड़ती है।

उपरोक्त जेईडीईसी-मानकीकृत कमांड हैं। पहले के चिप्स डमी चैनल या पेयर प्रीफेच का समर्थन नहीं करते थे, और प्रीचार्ज के लिए एक अलग एन्कोडिंग का उपयोग करते थे।

एक 13-बिट एड्रेस बस, जैसा कि यहां दिखाया गया है, 128 एमबिट तक के डिवाइस के लिए उपयुक्त है^[6]. इसके दो बैंक हैं, प्रत्येक में 8,192 पंक्तियाँ और 8,192 कॉलम हैं। इस प्रकार, पंक्ति पते 13 बिट्स हैं, सेगमेंट पते दो बिट्स हैं, और आठ कॉलम एड्रेस बिट्स को सेगमेंट में 2,048 बिट्स (256 बाइट्स) से एक बाइट चुनने की आवश्यकता है।

{{Anchor|SGRAM}तुल्यकालिक ग्राफिक्स रैम (SGRAM)

तुल्यकालिक ग्राफिक्स रैम (एसजीआरएएम) ग्राफिक्स एडेप्टर के लिए एसडीआरएएम का एक विशेष रूप है। यह वीडियो कार्ड पर पाए जाने वाले बनावट स्मृति और फ्रेम बफर जैसे ग्राफिक्स से संबंधित कार्यों के लिए डिज़ाइन किया गया है। यह बिट मास्किंग (दूसरों को प्रभावित किए बिना निर्दिष्ट बिट प्लेन में लिखना) और ब्लॉक राइट (एक ही रंग के साथ मेमोरी के ब्लॉक को भरना) जैसे कार्यों को जोड़ता है। वीडियो रैम (डुअल-पोर्टेड डीरैम) और WRAM (मेमोरी) के विपरीत, SGRAM सिंगल-पोर्टेड है। चूँकि, यह एक साथ दो मेमोरी पेज खोल सकता है, जो डुअल-पोर्टेड रैम का अनुकरण करता है। अन्य वीडियो रैम तकनीकों की डुअल-पोर्ट प्रकृति।

सबसे पहले ज्ञात SGRAM मेमोरी 8 हैं{{nbsp}एमबीटी^[6] 1994 तक के चिप्स: Hitachi HM5283206, नवंबर 1994 में प्रस्तुत किया गया,^[38]और NEC μPD481850, दिसंबर 1994 में प्रस्तुत किया गया।^[39]एसजीआरएएम का उपयोग करने वाला सबसे पहला ज्ञात व्यावसायिक उपकरण सोनी का प्लेस्टेशन (कंसोल) (पीएस) विडियो गेम कंसोल है, जो जापानी प्लेस्टेशन मॉडल से प्रारंभ होता है। एनईसी μPD481850 चिप का उपयोग करते हुए दिसंबर 1995 में एससीपीएच-5000 मॉडल जारी किया गया।^[40]^[41]

ग्राफिक्स डबल डेटा दर एसडीरैम (Gडीडीआर एसडीरैम)

ग्राफिक्स डबल डेटा दर एसडीआरएएम (सदराम विश्वासघात) एक प्रकार का विशेष डीडीआर एसडीआरएएम है जिसे ग्राफ़िक्स प्रोसेसिंग युनिट (जीपीयू) की मुख्य मेमोरी के रूप में उपयोग करने के लिए डिज़ाइन किया गया है। जीडीडीआर एसडीआरएएम डीडीआर एसडीआरएएम जैसे डीडीआर3 जैसे कमोडिटी प्रकारों से अलग है, चूंकि वे कुछ मुख्य तकनीकों को साझा करते हैं। उनकी प्राथमिक विशेषताएं डीरैम कोर और I/O इंटरफ़ेस दोनों के लिए उच्च क्लॉक फ़्रीक्वेंसी हैं, जो GPU के लिए अधिक मेमोरी बैंडविड्थ प्रदान करती हैं। 2018 तक, Gडीडीआर की लगातार छह पीढ़ियां हैं: जीडीडीआर2, जीडीडीआर3, जीडीडीआर4, जीडीडीआर5, और जीडीडीआर5X, जीडीडीआर6।

जीडीडीआर को प्रारंभ में डीडीआर SGRAM के नाम से जाना जाता था। इसे व्यावसायिक रूप से 16 के रूप में प्रस्तुत किया गया था{{nbsp}मेगाबिट्स^[6] 1998 में सैमसंग इलेक्ट्रॉनिक्स द्वारा मेमोरी चिप।^[8]

उच्च बैंडविड्थ मेमोरी (एचबीएम)

उच्च बैंडविड्थ मेमोरी (एचबीएम) त्रि-आयामी एकीकृत सर्किट के लिए एक उच्च-प्रदर्शन रैम इंटरफ़ेस है। सैमसंग इलेक्ट्रॉनिक्स, उन्नत माइक्रो डिवाइसेस और एसके हाइनिक्स से 3डी-स्टैक्ड एसडीआरएएम। इसे उच्च-प्रदर्शन ग्राफ़िक्स त्वरक और नेटवर्क उपकरणों के संयोजन के साथ उपयोग करने के लिए डिज़ाइन किया गया है।^[42] 2013 में SK Hynix द्वारा पहली HBM मेमोरी चिप का निर्माण किया गया था।^[43]

समयरेखा

एसडीआरएएम

<सेक्शन प्रारंभ = एसडीआरएएम टाइमलाइन />

Synchronous dynamic random-access memory (एसडीरैम)
Date of introduction	Chip name	Capacity (bits)^[6]	एसडीरैम type	Manufacturer(s)	Process	MOSFET	Area	Ref
1992	KM48SL2000	16 Mbit	SDR	सैमसंग	?	CMOS	?	^[4]^[3]
1996	MSM5718C50	18 Mbit	RDRAM	Oki	?	CMOS	325 mm²	^[44]
	N64 RDRAM	36 Mbit	RDRAM	NEC	?	CMOS	?	^[45]
	?	1024 Mbit	SDR	Mitsubishi	150 nm	CMOS	?	^[46]
1997	?	1024 Mbit	SDR	Hyundai	?	SOI	?	^[10]
1998	MD5764802	64 Mbit	RDRAM	Oki	?	CMOS	325 mm²	^[44]
March 1998	Direct RDRAM	72 Mbit	RDRAM	Rambus	?	CMOS	?	^[47]
June 1998	?	64 Mbit	डीडीआर	सैमसंग	?	CMOS	?	^[8]^[7]^[9]
1998	?	64 Mbit	डीडीआर	Hyundai	?	CMOS	?	^[10]
1998	?	128 Mbit	SDR	सैमसंग	?	CMOS	?	^[48]^[7]
1999	?	128 Mbit	डीडीआर	सैमसंग	?	CMOS	?	^[7]
1999	?	1024 Mbit	डीडीआर	सैमसंग	140 nm	CMOS	?	^[46]
2000	GS eDRAM	32 Mbit	eDRAM	Sony, Toshiba	180 nm	CMOS	279 mm²	^[49]
2001	?	288 Mbit	RDRAM	Hynix	?	CMOS	?	^[50]
2001	?	?	डीडीआर2	सैमसंग	100 nm	CMOS	?	^[9]^[46]
2002	?	256 Mbit	SDR	Hynix	?	CMOS	?	^[50]
2003	EE+GS eDRAM	32 Mbit	eDRAM	Sony, Toshiba	90 nm	CMOS	86 mm²	^[49]
	?	72 Mbit	डीडीआर3	सैमसंग	90 nm	CMOS	?	^[51]
		512 Mbit	डीडीआर2	Hynix	?	CMOS	?	^[50]
		512 Mbit	डीडीआर2	Elpida	110 nm	CMOS	?	^[52]
		1024 Mbit	डीडीआर2	Hynix	?	CMOS	?	^[50]
2004	?	2048 Mbit	डीडीआर2	सैमसंग	80 nm	CMOS	?	^[53]
2005	EE+GS eDRAM	32 Mbit	eDRAM	Sony, Toshiba	65 nm	CMOS	86 mm²	^[54]
	Xenos eDRAM	80 Mbit	eDRAM	NEC	90 nm	CMOS	?	^[55]
	?	512 Mbit	डीडीआर3	सैमसंग	80 nm	CMOS	?	^[9]^[56]
2006	?	1024 Mbit	डीडीआर2	Hynix	60 nm	CMOS	?	^[50]
2008	?	?	LPDDR2	Hynix	?	CMOS	?	^[50]
April 2008	?	8192 Mbit	डीडीआर3	सैमसंग	50 nm	CMOS	?	^[57]
2008	?	16384 Mbit	डीडीआर3	सैमसंग	50 nm	CMOS	?	^[57]
2009	?	?	डीडीआर3	Hynix	44 nm	CMOS	?	^[50]
2009	?	2048 Mbit	डीडीआर3	Hynix	40 nm	CMOS	?	^[50]
2011	?	16384 Mbit	डीडीआर3	Hynix	40 nm	CMOS	?	^[43]
2011	?	2048 Mbit	डीडीआर4	Hynix	30 nm	CMOS	?	^[43]
2013	?	?	LPDDR4	सैमसंग	20 nm	CMOS	?	^[43]
2014	?	8192 Mbit	LPDDR4	सैमसंग	20 nm	CMOS	?	^[58]
2015	?	12 Gbit	LPDDR4	सैमसंग	20 nm	CMOS	?	^[48]
2018	?	8192 Mbit	LPDDR5	सैमसंग	10 nm	FinFET	?	^[59]
2018	?	128 Gbit	डीडीआर4	सैमसंग	10 nm	FinFET	?	^[60]

एसजीआरएएम और एचबीएम

Synchronous graphics random-access memory (SGRAM) and High Bandwidth Memory (HBM)
Date of introduction	Chip name	Capacity (bits)^[6]	एसडीरैम type	Manufacturer(s)	Process	MOSFET	Area	Ref
November 1994	HM5283206	8 Mbit	SGRAM (SDR)	Hitachi	350 nm	CMOS	58 mm²	^[38]^[61]
December 1994	μPD481850	8 Mbit	SGRAM (SDR)	NEC	?	CMOS	280 mm²	^[39]^[41]
1997	μPD4811650	16 Mbit	SGRAM (SDR)	NEC	350 nm	CMOS	280 mm²	^[62]^[63]
September 1998	?	16 Mbit	SGRAM (GDDR)	सैमसंग	?	CMOS	?	^[8]
1999	KM4132G112	32 Mbit	SGRAM (SDR)	सैमसंग	?	CMOS	?	^[64]
2002	?	128 Mbit	SGRAM (GDDR2)	सैमसंग	?	CMOS	?	^[65]
2003	?	256 Mbit	SGRAM (GDDR2)	सैमसंग	?	CMOS	?	^[65]
2003	?	256 Mbit	SGRAM (GDDR3)	सैमसंग	?	CMOS	?	^[65]
March 2005	K4D553238F	256 Mbit	SGRAM (GDDR)	सैमसंग	?	CMOS	77 mm²	^[66]
October 2005	?	256 Mbit	SGRAM (GDDR4)	सैमसंग	?	CMOS	?	^[67]
2005	?	512 Mbit	SGRAM (GDDR4)	Hynix	?	CMOS	?	^[50]
2007	?	1024 Mbit	SGRAM (GDDR5)	Hynix	60 nm
2009	?	2048 Mbit	SGRAM (GDDR5)	Hynix	40 nm
2010	K4W1G1646G	1024 Mbit	SGRAM (GDDR3)	सैमसंग	?	CMOS	100 mm²	^[68]
2012	?	4096 Mbit	SGRAM (GDDR3)	SK Hynix	?	CMOS	?	^[43]
2013	?	?	HBM	SK Hynix	?	CMOS	?	^[43]
March 2016	MT58K256M32JA	8 Gbit	SGRAM (GDDR5X)	Micron	20 nm	CMOS	140 mm²	^[69]
June 2016	?	32 Gbit	HBM2	सैमसंग	20 nm	CMOS	?	^[70]^[71]
2017	?	64 Gbit	HBM2	सैमसंग	20 nm	CMOS	?	^[70]
January 2018	K4ZAF325BM	16 Gbit	SGRAM (GDDR6)	सैमसंग	10 nm	FinFET	225 mm²	^[72]^[73]^[74]

<सेक्शन एंड = एसडीआरएएम टाइमलाइन />

यह भी देखें

GDDR (ग्राफिक्स डीडीआर) और इसके उपप्रकार GDDR2, GDDR3, GDDR4, GDDR5 और GDDR6
डिवाइस बैंडविड्थ की सूची
सीरियल उपस्थिति का पता लगाने - एसडीआरएएम मॉड्यूल पर समय डेटा के साथ ईईपीरोम
एसडीरैम ट्यूटोरियल - तेल-अवीव विश्वविद्यालय के छात्रों द्वारा निर्मित फ्लैश वेबसाइट
हाई-परफॉर्मेंस DRAM प्रणाली डिज़ाइन की बाधाओं और विचार में एसडीरैम आर्किटेक्चर/शब्दावली और कमांड टाइमिंग निर्भरता की एक संक्षिप्त किन्तु गहन समीक्षा। , मैरीलैंड विश्वविद्यालय से एक मास्टर थीसिस।

संदर्भ

↑ P. Darche (2020). Microprocessor: Prolegomenes - Calculation and Storage Functions - Calculation Models and Computer. p. 59. ISBN 9781786305633.
↑ B. Jacob; S. W. Ng; D. T. Wang (2008). Memory Systems: Cache, DRAM, Disk. Morgan Kaufmann. p. 324. ISBN 9780080553849.
↑ ^{Jump up to: 3.0} ^3.1 ^3.2 "इलेक्ट्रॉनिक डिजाइन". इलेक्ट्रॉनिक डिजाइन. Hayden Publishing Company. 41 (15–21). 1993. The first commercial synchronous DRAM, the Samsung 16-Mbit KM48SL2000, employs a single-bank architecture that lets system designers easily transition from asynchronous to synchronous systems.
↑ ^{Jump up to: 4.0} ^4.1 "KM48SL2000-7 Datasheet". Samsung. August 1992. Retrieved 19 June 2019.
↑ "Samsung 30 nm Green PC3-12800 Low Profile 1.35 V DDR3 Review". TechPowerUp. March 8, 2012. Retrieved 25 June 2019.
↑ ^{Jump up to: 6.0} ^6.1 ^6.2 ^6.3 ^6.4 ^6.5 ^6.6 ^6.7 ^6.8 Here, K, M, G, or T refer to the binary prefixes based on powers of 1024.
↑ ^{Jump up to: 7.0} ^7.1 ^7.2 ^7.3 "Samsung Electronics Develops First 128Mb SDRAM with DDR/SDR Manufacturing Option". Samsung Electronics. Samsung. 10 February 1999. Retrieved 23 June 2019.
↑ ^{Jump up to: 8.0} ^8.1 ^8.2 ^8.3 "Samsung Electronics Comes Out with Super-Fast 16M DDR SGRAMs". Samsung Electronics. Samsung. 17 September 1998. Retrieved 23 June 2019.
↑ ^{Jump up to: 9.0} ^9.1 ^9.2 ^9.3 "Samsung Demonstrates World's First DDR 3 Memory Prototype". Phys.org (in English). 17 February 2005. Retrieved 23 June 2019.
↑ ^{Jump up to: 10.0} ^10.1 ^10.2 "History: 1990s". az5miao. Retrieved 4 April 2022.
↑ "Nanya 256 Mb DDR SDRAM Datasheet" (PDF). intel.com. April 2003. Retrieved 2015-08-02.
↑ Micron, General DDR SDRAM Functionality, Technical Note, TN-46-05
↑ ^{Jump up to: 13.0} ^13.1 ^13.2 Graham, Allan (2007-01-12). .com/the-outlook-for-drams-in-consumer-electronics/ "द आउटलुक फॉर कंज्यूमर इलेक्ट्रॉनिक्स". EDN. AspenCore Media. Retrieved 2021-04 -13. {{cite web}}: Check |url= value (help); Check date values in: |access-date= (help)
↑ "एसडीआरएएम पार्ट कैटलॉग". 070928 micron.com
↑ "What is DDR memory?".
↑ Thomas Soderstrom (June 5, 2007). "Pipe Dreams: Six P35-DDR3 Motherboards Compared". Tom's Hardware.
↑ "AMD to Adopt DDR3 in Three Years". 28 November 2005.
↑ Wesly Fink (July 20, 2007). "Super Talent & TEAM: DDR3-1600 Is Here!". Anandtech.
↑ Jennifer Johnson (24 April 2012). "G.SKILL Announces DDR3 Memory Kit For Ivy Bridge".
↑ DDR4 PDF page 23
↑ "DDR4 not expected until 2015". semiaccurate.com. 16 August 2010.
↑ "IDF: "DDR3 won't catch up with DDR2 during 2009"". Alphr.
↑ "heise online - IT-News, Nachrichten und Hintergründe". heise online.
↑ "Next-Generation DDR4 Memory to Reach 4.266GHz - Report". Xbitlabs.com. August 16, 2010. Archived from the original on December 19, 2010. Retrieved 2011-01-03.
↑ "IDF: DDR4 memory targeted for 2012" (in Deutsch). hardware-infos.com. Archived from the original on 2009-07-13. Retrieved 2009-06-16.
↑ {{cite press release |url=http://www.jedec.org/news/pressreleases/jedec-announces-key-attributes-upcoming-ddr4-standard |title=JEDEC ने आगामी DDR4 मानक की प्रमुख विशेषताओं की घोषणा की|publisher=JEDEC |date=2011-08-22 |access-date=2011-01-06}
↑ Gruener, Wolfgang (February 4, 2009). "सैमसंग DDR4 को पहले मान्य 40 एनएम DRAM के साथ संकेत देता है". tgdaily.com. Archived from the original on May 24, 2009. Retrieved 2009-06-16.
↑ Jansen, Ng (January 20, 2009). "DDR3 2009 में सस्ता, तेज होगा". dailytech.com. Archived from the original on June 22, 2009. Retrieved 2009-06-17.
↑ "Samsung Develops Industry's First DDR4 DRAM, Using 30nm Class Technology". Samsung. 2011-01-04. Retrieved 2011-03-13.
↑ "Samsung develops DDR4 memory, up to 40% more efficient". TechSpot.
↑ "JEDEC DDR5 & NVDIMM-P Standards Under Development" (Press release). JEDEC. 30 March 2017.
↑ Smith, Ryan (2020-07-14). "DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond". AnandTech. Retrieved 2020-07-15.
↑ Dean Kent (1998-10-24), RAM Guide: SLDRAM, Tom's Hardware, retrieved 2011-01-01
↑ Hyundai Electronics (1997-12-20), HYSL8M18D600A 600 Mb/s/pin 8M x 18 SLDRAM (PDF) (data sheet), archived from the original (PDF) on 2012-04-26, retrieved 2011-12-27
↑ SLDRAM Inc. (1998-07-09), SLD4M18DR400 400 Mb/s/pin 4M x 18 SLDRAM (PDF) (data sheet), pp. 32–33, archived from the original (PDF) on 2012-04-26, retrieved 2011-12-27
↑ Siemens Semiconductor Group, HYB39V64x0yT 64MBit Virtual Channel SDRAM (PDF), archived (PDF) from the original on 2018-11-12
↑ NEC (1999), 128M-BIT VirtualChannel SDRAM preliminary datasheet (PDF), archived (PDF) from the original on 2013-12-03, retrieved 2012-07-17
↑ ^{Jump up to: 38.0} ^38.1 HM5283206 Datasheet. Hitachi. 11 November 1994. Retrieved 10 July 2019.
↑ ^{Jump up to: 39.0} ^39.1 μPD481850 Datasheet. NEC. 6 December 1994. Retrieved 10 July 2019.
↑ "PU-18". PSXDEV. Retrieved 10 July 2019.
↑ ^{Jump up to: 41.0} ^41.1 NEC Application Specific Memory. NEC. Fall 1995. p. 359. Retrieved 21 June 2019.
↑ ISSCC 2014 Trends Archived 2015-02-06 at the Wayback Machine page 118 "High-Bandwidth DRAM"
↑ ^{Jump up to: 43.0} ^43.1 ^43.2 ^43.3 ^43.4 "History: 2010s". az5miao. Retrieved 4 April 2022.
↑ ^{Jump up to: 44.0} ^44.1 "MSM5718C50/MD5764802" (PDF). Oki Semiconductor. February 1999. Archived (PDF) from the original on 2019-06-21. Retrieved 21 June 2019.
↑ "Ultra 64 Tech Specs". Next Generation. No. 14. Imagine Media. February 1996. p. 40.
↑ ^{Jump up to: 46.0} ^46.1 ^46.2 "Memory". STOL (Semiconductor Technology Online). Retrieved 25 June 2019.
↑ "Direct RDRAM" (PDF). Rambus. 12 March 1998. Archived (PDF) from the original on 2019-06-21. Retrieved 21 June 2019.
↑ ^{Jump up to: 48.0} ^48.1 "History". Samsung Electronics. Samsung. Retrieved 19 June 2019.
↑ ^{Jump up to: 49.0} ^49.1 "EMOTION ENGINE AND GRAPHICS SYNTHESIZER USED IN THE CORE OF PLAYSTATION BECOME ONE CHIP" (PDF). Sony. April 21, 2003. Archived (PDF) from the original on 2017-02-27. Retrieved 26 June 2019.
↑ ^{Jump up to: 50.0} ^50.1 ^50.2 ^50.3 ^50.4 ^50.5 ^50.6 "History: 2000s". az5miao. Retrieved 4 April 2022.{{cite web}}: CS1 maint: url-status (link)
↑ "Samsung Develops the Industry's Fastest DDR3 SRAM for High Performance EDP and Network Applications". Samsung Semiconductor. Samsung. 29 January 2003. Retrieved 25 June 2019.
↑ "Elpida ships 2GB DDR2 modules". The Inquirer. 4 November 2003. Archived from the original on July 10, 2019. Retrieved 25 June 2019.{{cite news}}: CS1 maint: unfit URL (link)
↑ "Samsung Shows Industry's First 2-Gigabit DDR2 SDRAM". Samsung Semiconductor. Samsung. 20 September 2004. Retrieved 25 June 2019.
↑ "ソニー、65nm対応の半導体設備を導入。3年間で2,000億円の投資". pc.watch.impress.co.jp. Archived from the original on 2016-08-13.
↑ ATI engineers by way of Beyond 3D's Dave Baumann
↑ "Our Proud Heritage from 2000 to 2009". Samsung Semiconductor. Samsung. Retrieved 25 June 2019.
↑ "Samsung 50nm 2GB DDR3 chips are industry's smallest". SlashGear. 29 September 2008. Retrieved 25 June 2019.
↑ "Our Proud Heritage from 2010 to Now". Samsung Semiconductor. Samsung. Retrieved 25 June 2019.
↑ "Samsung Electronics Announces Industry's First 8Gb LPDDR5 DRAM for 5G and AI-powered Mobile Applications". Samsung. July 17, 2018. Retrieved 8 July 2019.
↑ "Samsung Unleashes a Roomy DDR4 256GB RAM". Tom's Hardware. 6 September 2018. Archived from the original on June 21, 2019. Retrieved 4 April 2022.
↑ "Hitachi HM5283206FP10 8Mbit SGRAM" (PDF). Smithsonian Institution. Archived (PDF) from the original on 2003-07-16. Retrieved 10 July 2019.
↑ UPD4811650 Datasheet. NEC. December 1997. Retrieved 10 July 2019.
↑ Takeuchi, Kei (1998). "16M-BIT SYNCHRONOUS GRAPHICS RAM: μPD4811650". NEC Device Technology International (48). Retrieved 10 July 2019.
↑ "Samsung Announces the World's First 222 MHz 32Mbit SGRAM for 3D Graphics and Networking Applications". Samsung Semiconductor. Samsung. 12 July 1999. Retrieved 10 July 2019.
↑ ^{Jump up to: 65.0} ^65.1 "Samsung Electronics Announces JEDEC-Compliant 256Mb GDDR2 for 3D Graphics". Samsung Electronics. Samsung. 28 August 2003. Retrieved 26 June 2019.
↑ "K4D553238F Datasheet". Samsung Electronics. March 2005. Retrieved 10 July 2019.
↑ "Samsung Electronics Develops Industry's First Ultra-Fast GDDR4 Graphics DRAM". Samsung Semiconductor. Samsung. October 26, 2005. Retrieved 8 July 2019.
↑ "K4W1G1646G-BC08 Datasheet" (PDF). Samsung Electronics. November 2010. Archived (PDF) from the original on 2022-01-24. Retrieved 10 July 2019.
↑ Shilov, Anton (March 29, 2016). "Micron Begins to Sample GDDR5X Memory, Unveils Specs of Chips". AnandTech. Retrieved 16 July 2019.
↑ ^{Jump up to: 70.0} ^70.1 Shilov, Anton (July 19, 2017). "Samsung Increases Production Volumes of 8 GB HBM2 Chips Due to Growing Demand". AnandTech. Retrieved 29 June 2019.
↑ "HBM". Samsung Semiconductor. Samsung. Retrieved 16 July 2019.
↑ "Samsung Electronics Starts Producing Industry's First 16-Gigabit GDDR6 for Advanced Graphics Systems". Samsung. January 18, 2018. Retrieved 15 July 2019.
↑ Killian, Zak (18 January 2018). "Samsung fires up its foundries for mass production of GDDR6 memory". Tech Report. Retrieved 18 January 2018.
↑ "Samsung Begins Producing The Fastest GDDR6 Memory In The World". Wccftech. 18 January 2018. Retrieved 16 July 2019.

बाहरी संबंध

[1] P. Darche (2020). Microprocessor: Prolegomenes - Calculation and Storage Functions - Calculation Models and Computer. p. 59. ISBN 9781786305633.

[2] B. Jacob; S. W. Ng; D. T. Wang (2008). Memory Systems: Cache, DRAM, Disk. Morgan Kaufmann. p. 324. ISBN 9780080553849.

[electronic-design-3] {Jump up to: 3.0} ^3.1 ^3.2 "इलेक्ट्रॉनिक डिजाइन". इलेक्ट्रॉनिक डिजाइन. Hayden Publishing Company. 41 (15–21). 1993. The first commercial synchronous DRAM, the Samsung 16-Mbit KM48SL2000, employs a single-bank architecture that lets system designers easily transition from asynchronous to synchronous systems.

[KM48SL2000-4] {Jump up to: 4.0} ^4.1 "KM48SL2000-7 Datasheet". Samsung. August 1992. Retrieved 19 June 2019.

[techpowerup-5] "Samsung 30 nm Green PC3-12800 Low Profile 1.35 V DDR3 Review". TechPowerUp. March 8, 2012. Retrieved 25 June 2019.

[binpre-6] {Jump up to: 6.0} ^6.1 ^6.2 ^6.3 ^6.4 ^6.5 ^6.6 ^6.7 ^6.8 Here, K, M, G, or T refer to the binary prefixes based on powers of 1024.

[samsung99-7] {Jump up to: 7.0} ^7.1 ^7.2 ^7.3 "Samsung Electronics Develops First 128Mb SDRAM with DDR/SDR Manufacturing Option". Samsung Electronics. Samsung. 10 February 1999. Retrieved 23 June 2019.

[samsung98-8] {Jump up to: 8.0} ^8.1 ^8.2 ^8.3 "Samsung Electronics Comes Out with Super-Fast 16M DDR SGRAMs". Samsung Electronics. Samsung. 17 September 1998. Retrieved 23 June 2019.

[phys-9] {Jump up to: 9.0} ^9.1 ^9.2 ^9.3 "Samsung Demonstrates World's First DDR 3 Memory Prototype". Phys.org (in English). 17 February 2005. Retrieved 23 June 2019.

[hynix90s-10] {Jump up to: 10.0} ^10.1 ^10.2 "History: 1990s". az5miao. Retrieved 4 April 2022.

[11] "Nanya 256 Mb DDR SDRAM Datasheet" (PDF). intel.com. April 2003. Retrieved 2015-08-02.

[12] Micron, General DDR SDRAM Functionality, Technical Note, TN-46-05

[edn-dramconsumer-13] {Jump up to: 13.0} ^13.1 ^13.2 Graham, Allan (2007-01-12). .com/the-outlook-for-drams-in-consumer-electronics/ "द आउटलुक फॉर कंज्यूमर इलेक्ट्रॉनिक्स". EDN. AspenCore Media. Retrieved 2021-04 -13. {{cite web}}: Check |url= value (help); Check date values in: |access-date= (help)

[14] "एसडीआरएएम पार्ट कैटलॉग". 070928 micron.com

[15] "What is DDR memory?".

[16] Thomas Soderstrom (June 5, 2007). "Pipe Dreams: Six P35-DDR3 Motherboards Compared". Tom's Hardware.

[17] "AMD to Adopt DDR3 in Three Years". 28 November 2005.

[18] Wesly Fink (July 20, 2007). "Super Talent & TEAM: DDR3-1600 Is Here!". Anandtech.

[19] Jennifer Johnson (24 April 2012). "G.SKILL Announces DDR3 Memory Kit For Ivy Bridge".

[20] DDR4 PDF page 23

[21] "DDR4 not expected until 2015". semiaccurate.com. 16 August 2010.

[22] "IDF: "DDR3 won't catch up with DDR2 during 2009"". Alphr.

[23] "heise online - IT-News, Nachrichten und Hintergründe". heise online.

[24] "Next-Generation DDR4 Memory to Reach 4.266GHz - Report". Xbitlabs.com. August 16, 2010. Archived from the original on December 19, 2010. Retrieved 2011-01-03.

[25] "IDF: DDR4 memory targeted for 2012" (in Deutsch). hardware-infos.com. Archived from the original on 2009-07-13. Retrieved 2009-06-16.

[jedec_ddr3_ddr4-26] {{cite press release |url=http://www.jedec.org/news/pressreleases/jedec-announces-key-attributes-upcoming-ddr4-standard |title=JEDEC ने आगामी DDR4 मानक की प्रमुख विशेषताओं की घोषणा की|publisher=JEDEC |date=2011-08-22 |access-date=2011-01-06}

[27] Gruener, Wolfgang (February 4, 2009). "सैमसंग DDR4 को पहले मान्य 40 एनएम DRAM के साथ संकेत देता है". tgdaily.com. Archived from the original on May 24, 2009. Retrieved 2009-06-16.

[28] Jansen, Ng (January 20, 2009). "DDR3 2009 में सस्ता, तेज होगा". dailytech.com. Archived from the original on June 22, 2009. Retrieved 2009-06-17.

[29] "Samsung Develops Industry's First DDR4 DRAM, Using 30nm Class Technology". Samsung. 2011-01-04. Retrieved 2011-03-13.

[30] "Samsung develops DDR4 memory, up to 40% more efficient". TechSpot.

[31] "JEDEC DDR5 & NVDIMM-P Standards Under Development" (Press release). JEDEC. 30 March 2017.

[anandtech-ddr5-32] Smith, Ryan (2020-07-14). "DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond". AnandTech. Retrieved 2020-07-15.

[33] Dean Kent (1998-10-24), RAM Guide: SLDRAM, Tom's Hardware, retrieved 2011-01-01

[34] Hyundai Electronics (1997-12-20), HYSL8M18D600A 600 Mb/s/pin 8M x 18 SLDRAM (PDF) (data sheet), archived from the original (PDF) on 2012-04-26, retrieved 2011-12-27

[35] SLDRAM Inc. (1998-07-09), SLD4M18DR400 400 Mb/s/pin 4M x 18 SLDRAM (PDF) (data sheet), pp. 32–33, archived from the original (PDF) on 2012-04-26, retrieved 2011-12-27

[36] Siemens Semiconductor Group, HYB39V64x0yT 64MBit Virtual Channel SDRAM (PDF), archived (PDF) from the original on 2018-11-12

[37] NEC (1999), 128M-BIT VirtualChannel SDRAM preliminary datasheet (PDF), archived (PDF) from the original on 2013-12-03, retrieved 2012-07-17

[HM5283206-38] {Jump up to: 38.0} ^38.1 HM5283206 Datasheet. Hitachi. 11 November 1994. Retrieved 10 July 2019.

[D481850-39] {Jump up to: 39.0} ^39.1 μPD481850 Datasheet. NEC. 6 December 1994. Retrieved 10 July 2019.

[40] "PU-18". PSXDEV. Retrieved 10 July 2019.

[nec1995-41] {Jump up to: 41.0} ^41.1 NEC Application Specific Memory. NEC. Fall 1995. p. 359. Retrieved 21 June 2019.

[42] ISSCC 2014 Trends Archived 2015-02-06 at the Wayback Machine page 118 "High-Bandwidth DRAM"

[hynix2010s-43] {Jump up to: 43.0} ^43.1 ^43.2 ^43.3 ^43.4 "History: 2010s". az5miao. Retrieved 4 April 2022.

[oki-rdram-44] {Jump up to: 44.0} ^44.1 "MSM5718C50/MD5764802" (PDF). Oki Semiconductor. February 1999. Archived (PDF) from the original on 2019-06-21. Retrieved 21 June 2019.

[45] "Ultra 64 Tech Specs". Next Generation. No. 14. Imagine Media. February 1996. p. 40.

[stol-46] {Jump up to: 46.0} ^46.1 ^46.2 "Memory". STOL (Semiconductor Technology Online). Retrieved 25 June 2019.

[47] "Direct RDRAM" (PDF). Rambus. 12 March 1998. Archived (PDF) from the original on 2019-06-21. Retrieved 21 June 2019.

[samsung-history-48] {Jump up to: 48.0} ^48.1 "History". Samsung Electronics. Samsung. Retrieved 19 June 2019.

[sony2003-49] {Jump up to: 49.0} ^49.1 "EMOTION ENGINE AND GRAPHICS SYNTHESIZER USED IN THE CORE OF PLAYSTATION BECOME ONE CHIP" (PDF). Sony. April 21, 2003. Archived (PDF) from the original on 2017-02-27. Retrieved 26 June 2019.

[hynix2000s-50] {Jump up to: 50.0} ^50.1 ^50.2 ^50.3 ^50.4 ^50.5 ^50.6 "History: 2000s". az5miao. Retrieved 4 April 2022.{{cite web}}: CS1 maint: url-status (link)

[51] "Samsung Develops the Industry's Fastest DDR3 SRAM for High Performance EDP and Network Applications". Samsung Semiconductor. Samsung. 29 January 2003. Retrieved 25 June 2019.

[52] "Elpida ships 2GB DDR2 modules". The Inquirer. 4 November 2003. Archived from the original on July 10, 2019. Retrieved 25 June 2019.{{cite news}}: CS1 maint: unfit URL (link)

[samsung2004-53] "Samsung Shows Industry's First 2-Gigabit DDR2 SDRAM". Samsung Semiconductor. Samsung. 20 September 2004. Retrieved 25 June 2019.

[impress-54] "ソニー、65nm対応の半導体設備を導入。3年間で2,000億円の投資". pc.watch.impress.co.jp. Archived from the original on 2016-08-13.

[55] ATI engineers by way of Beyond 3D's Dave Baumann

[samsung2000s-56] "Our Proud Heritage from 2000 to 2009". Samsung Semiconductor. Samsung. Retrieved 25 June 2019.

[57] "Samsung 50nm 2GB DDR3 chips are industry's smallest". SlashGear. 29 September 2008. Retrieved 25 June 2019.

[58] "Our Proud Heritage from 2010 to Now". Samsung Semiconductor. Samsung. Retrieved 25 June 2019.

[59] "Samsung Electronics Announces Industry's First 8Gb LPDDR5 DRAM for 5G and AI-powered Mobile Applications". Samsung. July 17, 2018. Retrieved 8 July 2019.

[60] "Samsung Unleashes a Roomy DDR4 256GB RAM". Tom's Hardware. 6 September 2018. Archived from the original on June 21, 2019. Retrieved 4 April 2022.

[61] "Hitachi HM5283206FP10 8Mbit SGRAM" (PDF). Smithsonian Institution. Archived (PDF) from the original on 2003-07-16. Retrieved 10 July 2019.

[62] UPD4811650 Datasheet. NEC. December 1997. Retrieved 10 July 2019.

[63] Takeuchi, Kei (1998). "16M-BIT SYNCHRONOUS GRAPHICS RAM: μPD4811650". NEC Device Technology International (48). Retrieved 10 July 2019.

[64] "Samsung Announces the World's First 222 MHz 32Mbit SGRAM for 3D Graphics and Networking Applications". Samsung Semiconductor. Samsung. 12 July 1999. Retrieved 10 July 2019.

[samsung2003-65] {Jump up to: 65.0} ^65.1 "Samsung Electronics Announces JEDEC-Compliant 256Mb GDDR2 for 3D Graphics". Samsung Electronics. Samsung. 28 August 2003. Retrieved 26 June 2019.

[66] "K4D553238F Datasheet". Samsung Electronics. March 2005. Retrieved 10 July 2019.

[67] "Samsung Electronics Develops Industry's First Ultra-Fast GDDR4 Graphics DRAM". Samsung Semiconductor. Samsung. October 26, 2005. Retrieved 8 July 2019.

[68] "K4W1G1646G-BC08 Datasheet" (PDF). Samsung Electronics. November 2010. Archived (PDF) from the original on 2022-01-24. Retrieved 10 July 2019.

[69] Shilov, Anton (March 29, 2016). "Micron Begins to Sample GDDR5X Memory, Unveils Specs of Chips". AnandTech. Retrieved 16 July 2019.

[Shilov2017-70] {Jump up to: 70.0} ^70.1 Shilov, Anton (July 19, 2017). "Samsung Increases Production Volumes of 8 GB HBM2 Chips Due to Growing Demand". AnandTech. Retrieved 29 June 2019.

[71] "HBM". Samsung Semiconductor. Samsung. Retrieved 16 July 2019.

[72] "Samsung Electronics Starts Producing Industry's First 16-Gigabit GDDR6 for Advanced Graphics Systems". Samsung. January 18, 2018. Retrieved 15 July 2019.

[tr_gddr6-73] Killian, Zak (18 January 2018). "Samsung fires up its foundries for mass production of GDDR6 memory". Tech Report. Retrieved 18 January 2018.

[74] "Samsung Begins Producing The Fastest GDDR6 Memory In The World". Wccftech. 18 January 2018. Retrieved 16 July 2019.

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]

[9]

[10]

[11]

[12]

[13]

[14]

[15]

[16]

[17]

[18]

[19]

[20]

[21]

[22]

[23]

[24]

[25]

[26]

[27]

[28]

[29]

[30]

[31]

[32]

[33]

[34]

[35]

[36]

[37]

[38]

[39]

[40]

[41]

[42]

[43]

[44]

[45]

[46]

[47]

[48]

[49]

[50]

[51]

[52]

[53]

[54]

[55]

[56]

[57]

[58]

[59]

[60]

[61]

[62]

[63]

[64]

[65]

[66]

[67]

[68]

[69]

[70]

[71]

[72]

[73]

[74]

v t e Dynamic random-access memory (DRAM)
Asynchronous	FPM RAM EDO RAM
Synchronous	SDRAM DDR SDRAM DDR2 DDR3 DDR4 DDR5 LPDDR (Mobile DDR) Fast Cycle DRAM (FCRAM) eDRAM RLDRAM HBM HBM2 HBM3 HBM-PIM Hybrid Memory Cube
Graphics	VRAM WRAM MDRAM SGRAM GDDR GDDR2 GDDR3 GDDR4 GDDR5 GDDR6
Rambus	RDRAM XDR DRAM XDR2 DRAM
Memory modules	SIMM DIMM UniDIMM CAMM
Lists	DRAM timeline SDRAM timeline Bandwidth Transistor count

@@ Line 4: / Line 4: @@
 [[File:SDRAM_memory_module.jpg|thumb|एसडीआरएएम मेमोरी मॉड्यूल]]'''तुल्यकालिक गतिशील रैंडम-एक्सेस मेमोरी''' ('''तुल्यकालिक [[गतिशील रैम]]''' या '''एसडीआरएएम''') कोई भी गतिशील रैम है जहां इसके बाहरी पिन इंटरफेस के संचालन को बाहरी रूप से आपूर्ति किए गए क्लॉक सिग्नल द्वारा समन्वित किया जाता है।
-के दशक के प्रारंभ से 1990 के दशक के प्रारंभ तक निर्मित डीरैम [[ एकीकृत परिपथ ]] (ICs) ने एक ''अतुल्यकालिक'' इंटरफ़ेस का उपयोग किया, जिसमें इनपुट नियंत्रण संकेतों का आंतरिक कार्यों पर सीधा प्रभाव पड़ता है, केवल इसके अर्धचालक मार्गों में यात्रा में देरी होती है। एसडीआरएएम में एक ''तुल्यकालिक'' इंटरफेस है, जिससे इसके क्लॉक इनपुट के बढ़ते किनारे के बाद नियंत्रण इनपुट पर बदलाव को पहचाना जाता है। जेईडीईसी द्वारा मानकीकृत एसडीआरएएम परिवारों में, [[घड़ी संकेत|क्लॉक सिग्नल]] एक आंतरिक परिमित-अवस्था यंत्र के कदम को नियंत्रित करता है जो आने वाले आदेशों का उत्तर देता है। नए आदेश प्राप्त होने पर पहले प्रारंभ किए गए कार्यों को पूरा करने के साथ प्रदर्शन को उत्तम बनाने के लिए इन आदेशों को पाइपलाइन किया जा सकता है। मेमोरी को कई समान आकार के किन्तु स्वतंत्र खंडों में विभाजित किया गया है, जिन्हें '[[मेमोरी बैंक]]' कहा जाता है, जिससे डिवाइस को प्रत्येक बैंक में मेमोरी एक्सेस कमांड पर एक साथ काम करने और [[इंटरलीव्ड मेमोरी]] फैशन में एक्सेस को गति देने की अनुमति मिलती है। यह एसडीआरएएम को अतुल्यकालिक डीआरएएम की तुलना में अधिक संगामिति और उच्च डेटा अंतरण दर प्राप्त करने की अनुमति देता है।
+के दशक के प्रारंभ से 1990 के दशक के प्रारंभ तक निर्मित डीरैम [[ एकीकृत परिपथ ]] (ICs) ने एक ''अतुल्यकालिक'' इंटरफ़ेस का उपयोग किया, जिसमें इनपुट नियंत्रण संकेतों का आंतरिक कार्यों पर सीधा प्रभाव पड़ता है, केवल इसके अर्धचालक मार्गों में यात्रा में देरी होती है। एसडीआरएएम में एक ''तुल्यकालिक'' इंटरफेस है, जिससे इसके क्लॉक इनपुट के बढ़ते किनारे के बाद नियंत्रण इनपुट पर बदलाव को पहचाना जाता है। जेईडीईसी द्वारा मानकीकृत एसडीआरएएम परिवारों में, [[घड़ी संकेत|क्लॉक सिग्नल]] एक आंतरिक परिमित-अवस्था यंत्र के कदम को नियंत्रित करता है जो आने वाले कमांडों का उत्तर देता है। नए कमांड प्राप्त होने पर पहले प्रारंभ किए गए कार्यों को पूरा करने के साथ प्रदर्शन को उत्तम बनाने के लिए इन कमांडों को पाइपलाइन किया जा सकता है। मेमोरी को कई समान आकार के किन्तु स्वतंत्र खंडों में विभाजित किया गया है, जिन्हें '[[मेमोरी बैंक]]' कहा जाता है, जिससे डिवाइस को प्रत्येक बैंक में मेमोरी एक्सेस कमांड पर एक साथ काम करने और [[इंटरलीव्ड मेमोरी]] फैशन में एक्सेस को गति देने की अनुमति मिलती है। यह एसडीआरएएम को अतुल्यकालिक डीआरएएम की तुलना में अधिक संगामिति और उच्च डेटा अंतरण दर प्राप्त करने की अनुमति देता है।
-[[पाइपलाइन (कंप्यूटिंग)]] का अर्थ है कि चिप पिछले कमांड को प्रोसेस करने से पहले एक नया कमांड स्वीकार कर सकती है। एक पाइपलाइज्ड राइट के लिए, मेमोरी एरे में डेटा लिखे जाने की प्रतीक्षा किए बिना राइट कमांड को तुरंत दूसरे कमांड द्वारा फॉलो किया जा सकता है। पाइपलाइन रीड के लिए, अनुरोधित डेटा रीड कमांड के बाद एक निश्चित संख्या में घड़ी चक्र (विलंबता) दिखाई देता है, जिसके समय अतिरिक्त आदेश भेजे जा सकते हैं।
+[[पाइपलाइन (कंप्यूटिंग)]] का अर्थ है कि चिप पिछले कमांड को प्रोसेस करने से पहले एक नया कमांड स्वीकार कर सकती है। एक पाइपलाइज्ड राइट के लिए, मेमोरी एरे में डेटा लिखे जाने की प्रतीक्षा किए बिना राइट कमांड को तुरंत दूसरे कमांड द्वारा फॉलो किया जा सकता है। पाइपलाइन रीड के लिए, अनुरोधित डेटा रीड कमांड के बाद एक निश्चित संख्या में घड़ी चक्र (विलंबता) दिखाई देता है, जिसके समय अतिरिक्त कमांड भेजे जा सकते हैं।
 == इतिहास ==
-[[Image:SDR SDRAM-1.jpg|thumb|PC100 [[DIMM|डीआईएमएम]] पैकेज पर आठ Hyundai इलेक्ट्रॉनिक्स एसडीरैम ICs]]प्रारंभिक DRAMs को अक्सर सीपीयू क्लॉक (क्लॉक्ड) के साथ सिंक्रोनाइज़ किया जाता था और प्रारंभिक माइक्रोप्रोसेसरों के साथ उपयोग किया जाता था। 1970 के दशक के मध्य में, डीरैम अतुल्यकालिक डिज़ाइन में चले गए, किन्तु 1990 के दशक में तुल्यकालिक ऑपरेशन में वापस आ गए।<ref>{{cite book | author=P. Darche | title=Microprocessor: Prolegomenes - Calculation and Storage Functions - Calculation Models and Computer | year=2020 | page=59 | isbn=9781786305633 | url=https://books.google.com/books?id=rLC9zQEACAAJ}}</ref><ref>{{cite book |author1=B. Jacob |author2=S. W. Ng |author3=D. T. Wang | title=Memory Systems: Cache, DRAM, Disk | year=2008 | publisher=Morgan Kaufmann | page=324 | isbn=9780080553849 | url=https://books.google.com/books?id=SrP3aWed-esC}}</ref>
+[[Image:SDR SDRAM-1.jpg|thumb|पीसी100 [[DIMM|डीआईएमएम]] पैकेज पर आठ Hyundai इलेक्ट्रॉनिक्स एसडीरैम ICs]]प्रारंभिक DRAMs को अक्सर सीपीयू क्लॉक (क्लॉक्ड) के साथ सिंक्रोनाइज़ किया जाता था और प्रारंभिक माइक्रोप्रोसेसरों के साथ उपयोग किया जाता था। 1970 के दशक के मध्य में, डीरैम अतुल्यकालिक डिज़ाइन में चले गए, किन्तु 1990 के दशक में तुल्यकालिक ऑपरेशन में वापस आ गए।<ref>{{cite book | author=P. Darche | title=Microprocessor: Prolegomenes - Calculation and Storage Functions - Calculation Models and Computer | year=2020 | page=59 | isbn=9781786305633 | url=https://books.google.com/books?id=rLC9zQEACAAJ}}</ref><ref>{{cite book |author1=B. Jacob |author2=S. W. Ng |author3=D. T. Wang | title=Memory Systems: Cache, DRAM, Disk | year=2008 | publisher=Morgan Kaufmann | page=324 | isbn=9780080553849 | url=https://books.google.com/books?id=SrP3aWed-esC}}</ref>
 पहला वाणिज्यिक एसडीरैम [[ SAMSUNG | सैमसंग]] KM48SL2000 [[मेमोरी चिप]] था, जिसकी क्षमता 16 Mbit थी।<ref name="electronic-design">{{cite journal|date=1993|title=इलेक्ट्रॉनिक डिजाइन|url=https://books.google.com/books?id=QmpJAQAAIAAJ|journal=[[इलेक्ट्रॉनिक डिजाइन]]|publisher=Hayden Publishing Company|volume=41|issue=15–21|quote=The first commercial synchronous DRAM, the Samsung 16-Mbit KM48SL2000, employs a single-bank architecture that lets system designers easily transition from asynchronous to synchronous systems.}}</ref> यह [[सैमसंग इलेक्ट्रॉनिक्स]] द्वारा 1992 में एक [[सीएमओएस]] (पूरक धातु-ऑक्साइड-सेमीकंडक्टर) [[निर्माण प्रक्रिया]] का उपयोग करके निर्मित किया गया था।<ref name="KM48SL2000"/> और 1993 में बड़े पैमाने पर उत्पादित किया गया था।<ref name="electronic-design"/> 2000 तक, एसडीआरएएम ने अपने उत्तम प्रदर्शन के कारण लगभग सभी प्रकार के डीआरएएम को आधुनिक [[कंप्यूटर|कंप्यूटरों]] में बदल दिया था।
@@ Line 31: / Line 31: @@
 संचालन में, सीएएस विलंबता एसडीआरएएम के मोड रजिस्टर में क्रमादेशित घड़ी चक्रों की एक विशिष्ट संख्या है और डीआरएएम नियंत्रक द्वारा अपेक्षित है। किसी भी मान को प्रोग्राम किया जा सकता है, किन्तु यदि यह बहुत कम है तो एसडीरैम ठीक से काम नहीं करेगा। उच्च घड़ी दरों पर, घड़ी चक्रों में उपयोगी सीएएस विलंबता स्वाभाविक रूप से बढ़ जाती है। 10–15 ns, डीडीआर-400 एसडीरैम की 200 मेगाहर्ट्ज घड़ी की 2–3 चक्र (CL2–3), डीडीआर2-800 के लिए सीएल4-6 और डीडीआर3-1600 के लिए सीएल8-12 है। धीमी घड़ी चक्र स्वाभाविक रूप से सीएएस विलंबता चक्रों की कम संख्या की अनुमति देगा।
-एसडीआरएएम मॉड्यूल के अपने समय विनिर्देश हैं, जो मॉड्यूल पर चिप्स की तुलना में धीमे हो सकते हैं। जब 100 मेगाहर्ट्ज एसडीआरएएम चिप्स पहली बार दिखाई दिए, तो कुछ निर्माताओं ने 100 मेगाहर्ट्ज मॉड्यूल बेचे जो उस घड़ी की दर पर मज़बूती से काम नहीं कर सके। जवाब में, इंटेल ने PC100 मानक प्रकाशित किया, जो एक ऐसे मेमोरी मॉड्यूल के निर्माण के लिए आवश्यकताओं और दिशानिर्देशों को रेखांकित करता है जो 100 MHz पर शक्तिशाली से काम कर सकता है। यह मानक व्यापक रूप से प्रभावशाली था, और पीसी100 शब्द जल्दी ही 100 मेगाहर्ट्ज एसडीआरएएम मॉड्यूल के लिए एक सामान्य पहचानकर्ता बन गया, और मॉड्यूल अब सामान्यतः पीसी-उपसर्ग संख्या (पीसी66, पीसी100 या पीसी133 - चूंकि संख्याओं का वास्तविक अर्थ बदल गया है) के साथ नामित किया गया है।
+एसडीआरएएम मॉड्यूल के अपने समय विनिर्देश हैं, जो मॉड्यूल पर चिप्स की तुलना में धीमे हो सकते हैं। जब 100 मेगाहर्ट्ज एसडीआरएएम चिप्स पहली बार दिखाई दिए, तो कुछ निर्माताओं ने 100 मेगाहर्ट्ज मॉड्यूल बेचे जो उस घड़ी की दर पर मज़बूती से काम नहीं कर सके। जवाब में, इंटेल ने पीसी100 मानक प्रकाशित किया, जो एक ऐसे मेमोरी मॉड्यूल के निर्माण के लिए आवश्यकताओं और दिशानिर्देशों को रेखांकित करता है जो 100 MHz पर शक्तिशाली से काम कर सकता है। यह मानक व्यापक रूप से प्रभावशाली था, और पीसी100 शब्द जल्दी ही 100 मेगाहर्ट्ज एसडीआरएएम मॉड्यूल के लिए एक सामान्य पहचानकर्ता बन गया, और मॉड्यूल अब सामान्यतः पीसी-उपसर्ग संख्या (पीसी66, पीसी100 या पीसी133 - चूंकि संख्याओं का वास्तविक अर्थ बदल गया है) के साथ नामित किया गया है।
 == नियंत्रण संकेत ==
-सभी आदेश क्लॉक सिग्नल के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। घड़ी के अतिरिक्त, छह नियंत्रण संकेत हैं, ज्यादातर [[तर्क स्तर]], जो घड़ी के बढ़ते किनारे पर नमूना होते हैं:
+सभी कमांड क्लॉक सिग्नल के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। घड़ी के अतिरिक्त, छह नियंत्रण संकेत हैं, ज्यादातर [[तर्क स्तर]], जो घड़ी के बढ़ते किनारे पर नमूना होते हैं:
 * '''CKE''' घड़ी सक्षम। जब यह सिग्नल कम होता है, तो चिप ऐसा व्यवहार करती है मानो घड़ी रुक गई हो। किसी भी कमांड की व्याख्या नहीं की जाती है और कमांड लेटेंसी का समय समाप्त नहीं होता है। अन्य नियंत्रण रेखाओं की स्थिति प्रासंगिक नहीं है। इस संकेत का प्रभाव वास्तव में एक घड़ी चक्र द्वारा विलंबित होता है। यही है, वर्तमान घड़ी चक्र हमेशा की तरह आगे बढ़ता है, किन्तु सीकेई इनपुट को दोबारा परीक्षण करने के अतिरिक्त, निम्नलिखित घड़ी चक्र को अनदेखा कर दिया जाता है। जहां सीकेई का उच्च नमूना लिया जाता है, उसके बाद घड़ी के बढ़ते किनारे पर सामान्य परिचालन फिर से प्रारंभ हो जाता है। एक और तरीका रखो, अन्य सभी चिप संचालन एक नकाबपोश घड़ी के बढ़ते किनारे के सापेक्ष समयबद्ध हैं। नकाबपोश घड़ी इनपुट घड़ी का तार्किक और इनपुट घड़ी के पिछले बढ़ते किनारे के समय CKE सिग्नल की स्थिति है।
 *'''{{overline|CS}}''' चिप का चयन करें। जब यह संकेत उच्च होता है, तो चिप अन्य सभी इनपुटों (CKE को छोड़कर) को अनदेखा कर देती है, और ऐसा कार्य करती है जैसे कि NOP कमांड प्राप्त होता है।
@@ Line 40: / Line 40: @@
 === कमांड सिग्नल ===
-*'''{{overline|RAS}}''', पंक्ति पता स्ट्रोब। नाम के अतिरिक्त, यह '' नहीं '' एक स्ट्रोब है, किन्तु केवल एक कमांड बिट है। साथ {{overline|CAS}} और {{overline|WE}}, यह आठ आदेशों में से एक का चयन करता है।
+*'''{{overline|RAS}}''', पंक्ति पता स्ट्रोब। नाम के अतिरिक्त, यह '' नहीं '' एक स्ट्रोब है, किन्तु केवल एक कमांड बिट है। साथ {{overline|CAS}} और {{overline|WE}}, यह आठ कमांडों में से एक का चयन करता है।
-*'''{{overline|CAS}}''', स्तंभ पता स्ट्रोब। यह भी स्ट्रोब नहीं है, किन्तु कमांड बिट है। साथ {{overline|RAS}} और {{overline|WE}}, यह आठ आदेशों में से एक का चयन करता है।
+*'''{{overline|CAS}}''', स्तंभ पता स्ट्रोब। यह भी स्ट्रोब नहीं है, किन्तु कमांड बिट है। साथ {{overline|RAS}} और {{overline|WE}}, यह आठ कमांडों में से एक का चयन करता है।
-*'''{{overline|WE}}''', सक्षम लिखें। साथ {{overline|RAS}} और {{overline|CAS}}, यह आठ आदेशों में से एक का चयन करता है। यह सामान्यतः रीड-लाइक कमांड को राइट-लाइक कमांड से अलग करता है।
+*'''{{overline|WE}}''', सक्षम लिखें। साथ {{overline|RAS}} और {{overline|CAS}}, यह आठ कमांडों में से एक का चयन करता है। यह सामान्यतः रीड-लाइक कमांड को राइट-लाइक कमांड से अलग करता है।
 === बैंक चयन (बीएएन) ===
@@ Line 48: / Line 48: @@
 === एड्रेसिंग (A10/An) ===
-कई आदेश पता इनपुट पिन पर प्रस्तुत पते का भी उपयोग करते हैं। कुछ कमांड, जो या तो एक पते का उपयोग नहीं करते हैं, या एक स्तंभ पता प्रस्तुत करते हैं, वे वेरिएंट चुनने के लिए A10 का भी उपयोग करते हैं।
+कई कमांड पता इनपुट पिन पर प्रस्तुत पते का भी उपयोग करते हैं। कुछ कमांड, जो या तो एक पते का उपयोग नहीं करते हैं, या एक स्तंभ पता प्रस्तुत करते हैं, वे वेरिएंट चुनने के लिए A10 का भी उपयोग करते हैं।
-=== आदेश ===
+=== कमांड ===
 एसडीआर एसडीआरएएम कमांड को निम्नानुसार परिभाषित किया गया है:
@@ Line 70: / Line 70: @@
 |bgcolor=#ccffcc| L   ||bgcolor=#ffcccc| H    ||bgcolor=#ccffcc| L    ||bgcolor=#ccffcc| L   || किनारा    || bgcolor="#ffcccc" | H   || स्तंभ || align="left" | ऑटो प्रीचार्ज के साथ लिखें: जैसा कि ऊपर, और प्रीचार्ज (निकट पंक्ति) जब किया जाता है
 |-
-|bgcolor=#ccffcc| L   ||bgcolor=#ccffcc| L    ||bgcolor=#ffcccc| H    ||bgcolor=#ffcccc| H   || किनारा  || colspan="2" | पंक्ति || align="left" | सक्रिय (सक्रिय): पढ़ने और लिखने के आदेशों के लिए एक पंक्ति खोलें
+|bgcolor=#ccffcc| L   ||bgcolor=#ccffcc| L    ||bgcolor=#ffcccc| H    ||bgcolor=#ffcccc| H   || किनारा  || colspan="2" | पंक्ति || align="left" | सक्रिय (सक्रिय): पढ़ने और लिखने के कमांडों के लिए एक पंक्ति खोलें
 |-
 |bgcolor=#ccffcc| L   ||bgcolor=#ccffcc| L    ||bgcolor=#ffcccc| H    ||bgcolor=#ccffcc| L   || किनारा    || bgcolor="#ccffcc" | L   ||bgcolor=lightgrey| x      ||align="left"| प्रीचार्ज: चयनित बैंक की वर्तमान पंक्ति को निष्क्रिय (बंद) करें
@@ Line 86: / Line 86: @@
 * व्यापक मोड रजिस्टर (डीडीआर2 और ऊपर 13 बिट्स का उपयोग करें, A0-A12)
 * अतिरिक्त विस्तारित मोड रजिस्टर (बैंक एड्रेस बिट्स द्वारा चयनित)
-* डीडीआर2 बर्स्ट टर्मिनेट कमांड को हटाता है; डीडीआर3 इसे ZQ अंशांकन के रूप में पुन: असाइन करता है
+* डीडीआर2 बर्स्ट टर्मिनेट कमांड को हटाता है; डीडीआर3 इसे ZQ बिटांकन के रूप में पुन: असाइन करता है
 * डीडीआर3 और डीडीआर4 रीड एंड राइट कमांड के समय A12 का उपयोग फट चॉप, हाफ-लेंथ डेटा ट्रांसफर को निरुपित करने के लिए करते हैं
-* डीडीआर4 एक्टिवेट कमांड की कमांड एनकोडिंग। एक नया संकेत {{overline|ACT}} इसे नियंत्रित करता है, जिसके समय अन्य नियंत्रण रेखाएँ पंक्ति पता बिट्स 16, 15 और 14 के रूप में उपयोग की जाती हैं। जब {{overline|ACT}} उच्च है, अन्य आदेश उपरोक्त के समान हैं।
+* डीडीआर4 एक्टिवेट कमांड की कमांड एनकोडिंग। एक नया संकेत {{overline|ACT}} इसे नियंत्रित करता है, जिसके समय अन्य नियंत्रण रेखाएँ पंक्ति पता बिट्स 16, 15 और 14 के रूप में उपयोग की जाती हैं। जब {{overline|ACT}} उच्च है, अन्य कमांड उपरोक्त के समान हैं।
 == निर्माण और संचालन ==
 [[File:SDRAM_memory_module,_zoomed.jpg|thumb|एसडीआरएएम मेमोरी मॉड्यूल, ज़ूम किया गया]]उदाहरण के लिए, एक '512 एमबी' एसडीआरएएम डीआईएमएम (जिसमें 512 एमबी सम्मिलित है), आठ या नौ एसडीआरएएम चिप्स से बना हो सकता है, प्रत्येक में 512 एमबी स्टोरेज होता है, और प्रत्येक डीआईएमएम की 64- या 72-बिट चौड़ाई में 8 बिट्स का योगदान देता है। एक विशिष्ट 512 एमबिट एसडीआरएएम चिप में आंतरिक रूप से चार स्वतंत्र 16 एमबी मेमोरी बैंक होते हैं। प्रत्येक बैंक 16,384 बिट्स की 8,192 पंक्तियों की एक सरणी है। (2048 8-बिट कॉलम)। एक बैंक या तो निष्क्रिय है, सक्रिय है, या एक से दूसरे में बदल रहा है।{{binpre}}
-सक्रिय आदेश निष्क्रिय बैंक को सक्रिय करता है। यह एक दो-बिट बैंक पता (BA0-BA1) और एक 13-बिट पंक्ति पता (A0-A12) प्रस्तुत करता है, और उस पंक्ति को सभी 16,384 कॉलम सेंस एम्पलीफायरों के बैंक की सरणी में पढ़ने का कारण बनता है। इसे ओपनिंग रो के नाम से भी जाना जाता है। इस ऑपरेशन का उस पंक्ति के गतिशील (कैपेसिटिव) मेमोरी स्टोरेज सेल्स को रीफ्रेश करने वाली मेमोरी का साइड इफेक्ट है।
+सक्रिय कमांड निष्क्रिय बैंक को सक्रिय करता है। यह एक दो-बिट बैंक पता (BA0-BA1) और एक 13-बिट पंक्ति पता (A0-A12) प्रस्तुत करता है, और उस पंक्ति को सभी 16,384 कॉलम सेंस एम्पलीफायरों के बैंक की सरणी में पढ़ने का कारण बनता है। इसे ओपनिंग रो के नाम से भी जाना जाता है। इस ऑपरेशन का उस पंक्ति के गतिशील (कैपेसिटिव) मेमोरी स्टोरेज सेल्स को रीफ्रेश करने वाली मेमोरी का साइड इफेक्ट है।
-एक बार जब पंक्ति सक्रिय हो जाती है या खोली जाती है, तो उस पंक्ति के लिए पढ़ने और लिखने के आदेश संभव होते हैं। सक्रियण को पढ़ने या लिखने से पहले न्यूनतम समय की आवश्यकता होती है जिसे पंक्ति-से-स्तंभ विलंब या t<sub>RCD</sub> कहा जाता है। इस बार, घड़ी की अवधि के अगले बहु तक गोल, एक सक्रिय कमांड और पढ़ने या लिखने के आदेश के बीच प्रतीक्षा चक्रों की न्यूनतम संख्या निर्दिष्ट करता है। इन प्रतीक्षा चक्रों के समय, अन्य बैंकों को अतिरिक्त आदेश भेजे जा सकते हैं; क्योंकि प्रत्येक बैंक पूरी तरह से स्वतंत्र रूप से कार्य करता है।
+एक बार जब पंक्ति सक्रिय हो जाती है या खोली जाती है, तो उस पंक्ति के लिए पढ़ने और लिखने के कमांड संभव होते हैं। सक्रियण को पढ़ने या लिखने से पहले न्यूनतम समय की आवश्यकता होती है जिसे पंक्ति-से-स्तंभ विलंब या t<sub>RCD</sub> कहा जाता है। इस बार, घड़ी की अवधि के अगले बहु तक गोल, एक सक्रिय कमांड और पढ़ने या लिखने के कमांड के बीच प्रतीक्षा चक्रों की न्यूनतम संख्या निर्दिष्ट करता है। इन प्रतीक्षा चक्रों के समय, अन्य बैंकों को अतिरिक्त कमांड भेजे जा सकते हैं; क्योंकि प्रत्येक बैंक पूरी तरह से स्वतंत्र रूप से कार्य करता है।
-दोनों पढ़ने और लिखने के आदेशों को कॉलम पते की आवश्यकता होती है। क्योंकि प्रत्येक चिप एक समय में आठ बिट्स डेटा तक पहुंचती है, इसलिए 2,048 संभावित स्तंभ पते हैं, इस प्रकार केवल 11 पता पंक्तियों (A0-A9, A11) की आवश्यकता होती है।
+दोनों पढ़ने और लिखने के कमांडों को कॉलम पते की आवश्यकता होती है। क्योंकि प्रत्येक चिप एक समय में आठ बिट्स डेटा तक पहुंचती है, इसलिए 2,048 संभावित स्तंभ पते हैं, इस प्रकार केवल 11 पता पंक्तियों (A0-A9, A11) की आवश्यकता होती है।
 जब एक रीड कमांड जारी किया जाता है, तो कॉन्फ़िगर किए गए सीएएस विलंबता के आधार पर, एसडीरैम कुछ घड़ी चक्रों के बाद घड़ी के बढ़ते किनारे के लिए डीक्यू लाइनों पर संबंधित आउटपुट डेटा का उत्पादन करेगा। फट के बाद के शब्दों को बाद के बढ़ते घड़ी किनारों के लिए समय पर उत्पादित किया जाएगा।
@@ Line 103: / Line 103: @@
 एक राइट कमांड उसी बढ़ते क्लॉक एज के समय डीक्यू लाइनों पर लिखे जाने वाले डेटा के साथ होता है। यह सुनिश्चित करना मेमोरी कंट्रोलर का कर्तव्य है कि एसडीआरएएम उसी समय डीक्यू लाइनों पर रीड डेटा नहीं चला रहा है, जब उसे उन लाइनों पर राइट डेटा ड्राइव करने की आवश्यकता होती है। यह रीड बर्स्ट समाप्त होने तक प्रतीक्षा करके, रीड बर्स्ट को समाप्त करके या डीक्यूएम नियंत्रण रेखा का उपयोग करके किया जा सकता है।
-जब स्मृति नियंत्रक को एक अलग पंक्ति का उपयोग करने की आवश्यकता होती है, तो उसे पहले उस बैंक के संवेदक एम्पलीफायरों को एक निष्क्रिय अवस्था में लौटाना चाहिए, जो अगली पंक्ति को समझने के लिए तैयार हो। इसे प्रीचार्ज ऑपरेशन या पंक्ति को बंद करने के रूप में जाना जाता है। एक प्रीचार्ज को स्पष्ट रूप से आदेश दिया जा सकता है, या इसे पढ़ने या लिखने के संचालन के समापन पर स्वचालित रूप से निष्पादित किया जा सकता है। दोबारा, न्यूनतम समय है, पंक्ति प्रीचार्ज देरी, t<sub>RP</sub>, जो उस पंक्ति के पूरी तरह से बंद होने से पहले समाप्त हो जाना चाहिए और इसलिए उस बैंक पर एक और सक्रिय आदेश प्राप्त करने के लिए बैंक निष्क्रिय है।
+जब स्मृति नियंत्रक को एक अलग पंक्ति का उपयोग करने की आवश्यकता होती है, तो उसे पहले उस बैंक के संवेदक एम्पलीफायरों को एक निष्क्रिय अवस्था में लौटाना चाहिए, जो अगली पंक्ति को समझने के लिए तैयार हो। इसे प्रीचार्ज ऑपरेशन या पंक्ति को बंद करने के रूप में जाना जाता है। एक प्रीचार्ज को स्पष्ट रूप से कमांड दिया जा सकता है, या इसे पढ़ने या लिखने के संचालन के समापन पर स्वचालित रूप से निष्पादित किया जा सकता है। दोबारा, न्यूनतम समय है, पंक्ति प्रीचार्ज देरी, t<sub>RP</sub>, जो उस पंक्ति के पूरी तरह से बंद होने से पहले समाप्त हो जाना चाहिए और इसलिए उस बैंक पर एक और सक्रिय कमांड प्राप्त करने के लिए बैंक निष्क्रिय है।
-चूँकि एक पंक्ति को रिफ्रेश करना इसे सक्रिय करने का एक स्वचालित दुष्प्रभाव है, ऐसा होने के लिए एक न्यूनतम समय होता है, जिसके लिए न्यूनतम पंक्ति पहुँच समय t<sub>RAS</sub> विलंब की आवश्यकता होती है जो एक पंक्ति को खोलने वाले सक्रिय कमांड और इसे बंद करने वाले संबंधित प्रीचार्ज कमांड के बीच होता है। यह सीमा सामान्यतः पंक्ति में वांछित पढ़ने और लिखने के आदेशों से बौनी होती है, इसलिए इसके मूल्य का विशिष्ट प्रदर्शन पर बहुत कम प्रभाव पड़ता है।
+चूँकि एक पंक्ति को रिफ्रेश करना इसे सक्रिय करने का एक स्वचालित दुष्प्रभाव है, ऐसा होने के लिए एक न्यूनतम समय होता है, जिसके लिए न्यूनतम पंक्ति पहुँच समय t<sub>RAS</sub> विलंब की आवश्यकता होती है जो एक पंक्ति को खोलने वाले सक्रिय कमांड और इसे बंद करने वाले संबंधित प्रीचार्ज कमांड के बीच होता है। यह सीमा सामान्यतः पंक्ति में वांछित पढ़ने और लिखने के कमांडों से बौनी होती है, इसलिए इसके मूल्य का विशिष्ट प्रदर्शन पर बहुत कम प्रभाव पड़ता है।
 == कमांड इंटरैक्शन ==
 नो ऑपरेशन कमांड की हमेशा अनुमति दी जाती है जबकि लोड मोड रजिस्टर कमांड के लिए आवश्यक है कि सभी बैंक निष्क्रिय हों और परिवर्तनों के प्रभावी होने के लिए बाद में देरी हो। ऑटो रिफ्रेश कमांड के लिए यह भी आवश्यक है कि सभी बैंक निष्क्रिय रहें और चिप को निष्क्रिय अवस्था में वापस लाने के लिए एक ताज़ा चक्र समय t<sub>RFC</sub> लें। (यह समय आमतौर पर t<sub>RCD+tRP</sub> के बराबर होता है।) एक निष्क्रिय बैंक पर केवल एक ही अन्य कमांड की अनुमति है जो सक्रिय कमांड है। पंक्ति पूरी तरह से खुली होने से पहले यह t<sub>RCD</sub> के ऊपर बताए अनुसार लेता है और कमांड को पढ़ने और लिखने को स्वीकार कर सकता है।
-जब कोई बैंक खुला होता है, तो चार आदेशों की अनुमति होती है: पढ़ें, लिखें, बर्स्ट टर्मिनेट करें और प्रीचार्ज करें। पढ़ने और लिखने के आदेश फटने लगते हैं, जिन्हें आदेशों का पालन करके बाधित किया जा सकता है।
+जब कोई बैंक खुला होता है, तो चार कमांडों की अनुमति होती है: पढ़ें, लिखें, बर्स्ट टर्मिनेट करें और प्रीचार्ज करें। पढ़ने और लिखने के कमांड फटने लगते हैं, जिन्हें कमांडों का पालन करके बाधित किया जा सकता है।
 === रीड बर्स्ट को बाधित करना ===
-रीड कमांड के बाद किसी भी समय रीड, बर्स्ट टर्मिनेट या प्रीचार्ज कमांड जारी किया जा सकता है, और कॉन्फ़िगर किए गए सीएएस लेटेंसी के बाद रीड बर्स्ट को बाधित करेगा। इसलिए यदि चक्र 0 पर एक पठन आदेश जारी किया जाता है, चक्र 2 पर एक और पठन आदेश जारी किया जाता है, और सीएएस विलंबता 3 है, तो पहला पठन आदेश चक्र 3 और 4 के समय डेटा को बाहर निकालना प्रारंभ कर देगा, फिर दूसरे पठन से परिणाम आदेश चक्र 5 से प्रारंभ होता हुआ दिखाई देगा।
+रीड कमांड के बाद किसी भी समय रीड, बर्स्ट टर्मिनेट या प्रीचार्ज कमांड जारी किया जा सकता है, और कॉन्फ़िगर किए गए सीएएस लेटेंसी के बाद रीड बर्स्ट को बाधित करेगा। इसलिए यदि चक्र 0 पर एक पठन कमांड जारी किया जाता है, चक्र 2 पर एक और पठन कमांड जारी किया जाता है, और सीएएस विलंबता 3 है, तो पहला पठन कमांड चक्र 3 और 4 के समय डेटा को बाहर निकालना प्रारंभ कर देगा, फिर दूसरे पठन से परिणाम कमांड चक्र 5 से प्रारंभ होता हुआ दिखाई देगा।
-यदि चक्र 2 पर जारी आदेश बर्स्ट टर्मिनेट, या सक्रिय बैंक का प्रीचार्ज है, तो चक्र 5 के समय कोई आउटपुट उत्पन्न नहीं होगा।
+यदि चक्र 2 पर जारी कमांड बर्स्ट टर्मिनेट, या सक्रिय बैंक का प्रीचार्ज है, तो चक्र 5 के समय कोई आउटपुट उत्पन्न नहीं होगा।
 चूंकि इंटरप्टिंग रीड किसी भी सक्रिय बैंक के लिए हो सकता है, एक प्रीचार्ज कमांड केवल रीड बर्स्ट को बाधित करेगा यदि यह एक ही बैंक या सभी बैंकों के लिए है; किसी दूसरे बैंक को प्रीचार्ज कमांड रीड बर्स्ट को बाधित नहीं करेगा।
@@ Line 125: / Line 125: @@
 यदि रीड कमांड में ऑटो-प्रीचार्ज सम्मिलित है, तो प्रीचार्ज इंटरप्टिंग कमांड के समान चक्र प्रारंभ करता है।
-== {{Anchor|BURST}} बर्स्ट ऑर्डरिंग ==
+== बर्स्ट ऑर्डरिंग ==
-[[सीपीयू कैश]] के साथ एक आधुनिक माइक्रोप्रोसेसर सामान्यतः [[कैश लाइन]]ों की इकाइयों में मेमोरी एक्सेस करेगा। 64-बाइट कैश लाइन को स्थानांतरित करने के लिए 64-बिट डीआईएमएम के लिए लगातार आठ एक्सेस की आवश्यकता होती है, जो आठ-शब्द बर्स्ट मोड करने के लिए मोड रजिस्टर का उपयोग करके एसडीआरएएम चिप्स को कॉन्फ़िगर करके एकल पढ़ने या लिखने के आदेश से ट्रिगर किया जा सकता है ( कंप्यूटिंग)। एक कैश लाइन लाने को सामान्यतः एक विशेष पते से पढ़ने के द्वारा ट्रिगर किया जाता है, और एसडीआरएएम कैश लाइन के महत्वपूर्ण शब्द को पहले स्थानांतरित करने की अनुमति देता है। (यहाँ शब्द एसडीआरएएम चिप या डीआईएमएम की चौड़ाई को संदर्भित करता है, जो एक विशिष्ट डीआईएमएम के लिए 64 बिट्स है।) एसडीआरएएम चिप्स कैश लाइन में शेष शब्दों के क्रम के लिए दो संभावित सम्मेलनों का समर्थन करते हैं।
+[[सीपीयू कैश]] के साथ एक आधुनिक माइक्रोप्रोसेसर सामान्यतः [[कैश लाइन|कैश लाइनों]] की इकाइयों में मेमोरी एक्सेस करेगा। 64-बाइट कैश लाइन को स्थानांतरित करने के लिए 64-बिट डीआईएमएम के लिए लगातार आठ एक्सेस की आवश्यकता होती है, जो आठ-शब्द बर्स्ट मोड करने के लिए मोड रजिस्टर का उपयोग करके एसडीआरएएम चिप्स को कॉन्फ़िगर करके एकल पढ़ने या लिखने के कमांड से ट्रिगर ( कंप्यूटिंग) किया जा सकता है। एक कैश लाइन लाने को सामान्यतः एक विशेष पते से पढ़ने के द्वारा ट्रिगर किया जाता है, और एसडीआरएएम कैश लाइन के महत्वपूर्ण शब्द को पहले स्थानांतरित करने की अनुमति देता है। (यहाँ शब्द एसडीआरएएम चिप या डीआईएमएम की चौड़ाई को संदर्भित करता है, जो एक विशिष्ट डीआईएमएम के लिए 64 बिट्स है।) एसडीआरएएम चिप्स कैश लाइन में शेष शब्दों के क्रम के लिए दो संभावित सम्मेलनों का समर्थन करते हैं।
-बर्स्ट हमेशा बीएल के गुणकों पर प्रारंभ होने वाले बीएल लगातार शब्दों के एक संरेखित ब्लॉक तक पहुंचते हैं। इसलिए, उदाहरण के लिए, चार से सात तक किसी भी कॉलम पते पर चार-शब्द की बर्स्ट पहुंच चार से सात शब्दों को वापस कर देगी। चूँकि, आदेश, अनुरोधित पते और कॉन्फ़िगर किए गए बर्स्ट प्रकार के विकल्प पर निर्भर करता है: अनुक्रमिक या इंटरलीव्ड। सामान्यतः, एक मेमोरी कंट्रोलर को एक या दूसरे की आवश्यकता होगी। जब बर्स्ट की लंबाई एक या दो होती है, तो बर्स्ट प्रकार कोई मायने नहीं रखता। एक बर्स्ट लेंथ के लिए, अनुरोधित शब्द ही [[एकमात्र]] ऐसा शब्द है जिस तक पहुँचा जा सकता है। दो की बर्स्ट लंबाई के लिए, अनुरोधित शब्द को पहले एक्सेस किया जाता है, और संरेखित ब्लॉक में दूसरे शब्द को दूसरे स्थान पर एक्सेस किया जाता है। यह निम्नलिखित शब्द है यदि एक सम पता निर्दिष्ट किया गया था, और पिछला शब्द यदि एक विषम पता निर्दिष्ट किया गया था।
+बर्स्ट हमेशा बीएल के गुणकों पर प्रारंभ होने वाले बीएल लगातार शब्दों के एक संरेखित ब्लॉक तक पहुंचते हैं। इसलिए, उदाहरण के लिए, चार से सात तक किसी भी कॉलम पते पर चार-शब्द की बर्स्ट पहुंच चार से सात शब्दों को वापस कर देगी। चूँकि, कमांड, अनुरोधित पते और कॉन्फ़िगर किए गए बर्स्ट प्रकार के विकल्प पर निर्भर करता है: अनुक्रमिक या इंटरलीव्ड। सामान्यतः, एक मेमोरी कंट्रोलर को एक या दूसरे की आवश्यकता होगी। जब बर्स्ट की लंबाई एक या दो होती है, तो बर्स्ट प्रकार कोई अर्थ नहीं रखता है। एक बर्स्ट लेंथ के लिए, अनुरोधित शब्द ही [[एकमात्र]] ऐसा शब्द है जिस तक पहुँचा जा सकता है। दो की बर्स्ट लंबाई के लिए, अनुरोधित शब्द को पहले एक्सेस किया जाता है, और संरेखित ब्लॉक में दूसरे शब्द को दूसरे स्थान पर एक्सेस किया जाता है। यह निम्नलिखित शब्द है यदि एक सम पता निर्दिष्ट किया गया था, और पिछला शब्द यदि एक विषम पता निर्दिष्ट किया गया था।
 अनुक्रमिक [[बर्स्ट मोड (कंप्यूटिंग)]] के लिए, बाद के शब्दों को बढ़ते पते के क्रम में एक्सेस किया जाता है, अंत तक पहुंचने पर ब्लॉक की प्रारंभ में वापस लपेटा जाता है। इसलिए, उदाहरण के लिए, चार की बर्स्ट लंबाई और पांच के अनुरोधित कॉलम पते के लिए, शब्दों को 5-6-7-4 के क्रम में एक्सेस किया जाएगा। यदि बर्स्ट की लंबाई आठ थी, तो एक्सेस ऑर्डर 5-6-7-0-1-2-3-4 होगा। यह कॉलम एड्रेस में एक काउंटर जोड़कर और बर्स्ट लेंथ से आगे कैरी को अनदेखा करके किया जाता है। इंटरलीव्ड बर्स्ट मोड काउंटर और एड्रेस के बीच एक्सक्लूसिव या ऑपरेशन का उपयोग करके एड्रेस की गणना करता है। पांच के समान आरंभिक पते का उपयोग करते हुए, चार-शब्द का बर्स्ट 5-4-7-6 के क्रम में शब्दों को लौटाएगा। आठ शब्दों का विस्फोट 5-4-7-6-1-0-3-2 होगा।<ref>{{cite web
@@ Line 137: / Line 137: @@
 }}</ref> चूंकि मनुष्यों के लिए अधिक भ्रमित करने वाला, यह हार्डवेयर में लागू करना आसान हो सकता है, और [[इंटेल]] द्वारा अपने माइक्रोप्रोसेसरों के लिए इसे प्राथमिकता दी जाती है।{{Citation needed|date=August 2015}}
-यदि अनुरोधित कॉलम पता एक ब्लॉक की प्रारंभ में है, तो दोनों बर्स्ट मोड (अनुक्रमिक और इंटरलीव्ड) समान अनुक्रमिक अनुक्रम 0-1-2-3-4-5-6-7 में डेटा लौटाते हैं। अंतर केवल महत्वपूर्ण-शब्द-प्रथम क्रम में स्मृति से कैश लाइन लाने पर ही मायने रखता है।
+यदि अनुरोधित कॉलम पता एक ब्लॉक की प्रारंभ में है, तो दोनों बर्स्ट मोड (अनुक्रमिक और इंटरलीव्ड) समान अनुक्रमिक अनुक्रम 0-1-2-3-4-5-6-7 में डेटा लौटाते हैं। अंतर केवल महत्वपूर्ण-शब्द-प्रथम क्रम में स्मृति से कैश लाइन लाने पर ही अर्थ रखता है।
 == मोड रजिस्टर ==
@@ Line 149: / Line 149: @@
 * M2, M1, M0: बर्स्ट लेंथ। 000, 001, 010 और 011 के मान क्रमशः 1, 2, 4 या 8 शब्दों के बर्स्ट आकार को निर्दिष्ट करते हैं। प्रत्येक रीड (और राइट, यदि M9 0 है) तब तक कई एक्सेस निष्पादित करेगा, जब तक कि एक बर्स्ट स्टॉप या अन्य कमांड द्वारा बाधित न हो। 111 का मान पूर्ण-पंक्ति बर्स्ट निर्दिष्ट करता है। फट बाधित होने तक जारी रहेगा। पूर्ण-पंक्ति बर्स्ट की अनुमति केवल अनुक्रमिक बर्स्ट प्रकार के साथ है।
-बाद में (डबल डेटा दर) एसडीआरएएम मानक अधिक मोड रजिस्टर बिट्स का उपयोग करते हैं, और अतिरिक्त मोड रजिस्टर प्रदान करते हैं जिन्हें विस्तारित मोड रजिस्टर कहा जाता है। लोड मोड रजिस्टर कमांड के समय रजिस्टर नंबर बैंक एड्रेस पिन पर एन्कोड किया गया है। उदाहरण के लिए, डीडीआर2 एसडीरैम में 13-बिट मोड रजिस्टर, 13-बिट विस्तारित मोड रजिस्टर नंबर 1 (EMR1) और 5-बिट विस्तारित मोड रजिस्टर नंबर 2 (EMR2) है।
+बाद में (डबल डेटा दर) एसडीआरएएम मानक अधिक मोड रजिस्टर बिट्स का उपयोग करते हैं, और अतिरिक्त मोड रजिस्टर प्रदान करते हैं जिन्हें विस्तारित मोड रजिस्टर कहा जाता है। लोड मोड रजिस्टर कमांड के समय रजिस्टर नंबर बैंक एड्रेस पिन पर एन्कोड किया गया है। उदाहरण के लिए, डीडीआर2 एसडीरैम में 13-बिट मोड रजिस्टर, 13-बिट विस्तारित मोड रजिस्टर नंबर 1 (ईएमआर1) और 5-बिट विस्तारित मोड रजिस्टर नंबर 2 (ईएमआर2) है।
 == ऑटो रिफ्रेश ==
-प्रत्येक बैंक में प्रत्येक पंक्ति को खोलकर और बंद करके (सक्रिय और प्रीचार्जिंग) करके RAM चिप को रिफ्रेश करना संभव है। चूँकि, मेमोरी कंट्रोलर को सरल बनाने के लिए, एसडीरैम चिप्स एक ऑटो रिफ्रेश कमांड का समर्थन करता है, जो एक साथ प्रत्येक बैंक में एक पंक्ति में इन कार्यों को करता है। एसडीआरएएम एक आंतरिक काउंटर भी रखता है, जो सभी संभावित पंक्तियों पर पुनरावृति करता है। मेमोरी कंट्रोलर को पर्याप्त संख्या में ऑटो रिफ्रेश कमांड जारी करना चाहिए (एक प्रति पंक्ति, 8192 उदाहरण में हम उपयोग कर रहे हैं) हर रिफ्रेश अंतराल (t<sub>REF</sub> = 64 एमएस एक सामान्य मूल्य है)। यह आदेश जारी होने पर सभी बैंकों को निष्क्रिय (बंद, प्रीचार्ज) होना चाहिए।
+प्रत्येक बैंक में प्रत्येक पंक्ति को खोलकर और बंद करके (सक्रिय और प्रीचार्जिंग) करके रैम चिप को रिफ्रेश करना संभव है। चूँकि, मेमोरी कंट्रोलर को सरल बनाने के लिए, एसडीरैम चिप्स एक ऑटो रिफ्रेश कमांड का समर्थन करता है, जो एक साथ प्रत्येक बैंक में एक पंक्ति में इन कार्यों को करता है। एसडीआरएएम एक आंतरिक काउंटर भी रखता है, जो सभी संभावित पंक्तियों पर पुनरावृति करता है। मेमोरी कंट्रोलर को प्रत्येक रिफ्रेश अंतराल (t<sub>REF</sub> = 64 ms एक सामान्य मूल्य है) में पर्याप्त संख्या में ऑटो रिफ्रेश कमांड (प्रति पंक्ति एक, उदाहरण में 8192 हम उपयोग कर रहे हैं) जारी करना चाहिए। यह आदेश जारी होने पर सभी बैंकों को निष्क्रिय (बंद, प्रीचार्ज) होना चाहिए।
 == कम शक्ति मोड ==
-जैसा कि उल्लेख किया गया है, घड़ी सक्षम (CKE) इनपुट का उपयोग घड़ी को एसडीरैम में प्रभावी रूप से रोकने के लिए किया जा सकता है। CKE इनपुट को घड़ी के प्रत्येक बढ़ते किनारे का नमूना लिया जाता है, और यदि यह कम है, तो CKE की जाँच के अतिरिक्त अन्य सभी उद्देश्यों के लिए घड़ी के अगले बढ़ते किनारे को अनदेखा कर दिया जाता है। जब तक सीकेई कम है, तब तक घड़ी की दर बदलने या घड़ी को पूरी तरह से बंद करने की अनुमति है।
+जैसा कि उल्लेख किया गया है, घड़ी सक्षम (सीकेई) इनपुट का उपयोग घड़ी को एसडीरैम में प्रभावी रूप से रोकने के लिए किया जा सकता है। CKE इनपुट को घड़ी के प्रत्येक बढ़ते किनारे का नमूना लिया जाता है, और यदि यह कम है, तो सीकेई की जाँच के अतिरिक्त अन्य सभी उद्देश्यों के लिए घड़ी के अगले बढ़ते किनारे को अनदेखा कर दिया जाता है। जब तक सीकेई कम है, तब तक घड़ी की दर बदलने या घड़ी को पूरी तरह से बंद करने की अनुमति है।
 यदि एसडीआरएएम संचालन करते समय सीकेई को कम किया जाता है, तो सीकेई फिर से उठाए जाने तक यह बस जगह में जमा देता है।
-यदि एसडीआरएएम निष्क्रिय है (सभी बैंकों को प्रीचार्ज किया गया है, कोई आदेश प्रगति पर नहीं है) जब सीकेई को कम किया जाता है, तो एसडीआरएएम स्वचालित रूप से पावर-डाउन मोड में प्रवेश करता है, जब तक कि सीकेई को फिर से उठाया नहीं जाता तब तक न्यूनतम बिजली की खपत होती है। यह अधिकतम रीफ्रेश अंतराल टी से अधिक समय तक नहीं रहना चाहिए<sub>REF</sub>, या स्मृति सामग्री खो सकती है। अतिरिक्त बिजली बचत के लिए इस समय घड़ी को पूरी तरह से बंद करना कानूनी है।
+यदि एसडीआरएएम निष्क्रिय है (सभी बैंकों को प्रीचार्ज किया गया है, कोई कमांड प्रगति पर नहीं है) जब सीकेई को कम किया जाता है, तो एसडीआरएएम स्वचालित रूप से पावर-डाउन मोड में प्रवेश करता है, जब तक कि सीकेई को फिर से उठाया नहीं जाता तब तक न्यूनतम विद्युत की व्यय होती है। यह अधिकतम रीफ्रेश अंतराल t<sub>REF</sub> से अधिक समय तक नहीं रहना चाहिए, या स्मृति सामग्री खो सकती है। अतिरिक्त विद्युत बचत के लिए इस समय घड़ी को पूरी तरह से बंद करना कानूनी है।
-अंत में, यदि एसडीआरएएम को ऑटो-रिफ्रेश कमांड भेजे जाने के साथ ही सीकेई को कम किया जाता है, तो एसडीआरएएम सेल्फ-रिफ्रेश मोड में प्रवेश करता है। यह पावर डाउन की तरह है, किन्तु आवश्यक होने पर आंतरिक रिफ्रेश चक्र उत्पन्न करने के लिए एसडीआरएएम ऑन-चिप टाइमर का उपयोग करता है। इस समय घड़ी को रोका जा सकता है। जबकि सेल्फ-रिफ्रेश मोड पावर-डाउन मोड की तुलना में थोड़ी अधिक बिजली की खपत करता है, यह मेमोरी कंट्रोलर को पूरी तरह से अक्षम करने की अनुमति देता है, जो सामान्यतः अंतर की तुलना में अधिक होता है।
+अंत में, यदि एसडीआरएएम को ऑटो-रिफ्रेश कमांड भेजे जाने के साथ ही सीकेई को कम किया जाता है, तो एसडीआरएएम सेल्फ-रिफ्रेश मोड में प्रवेश करता है। यह पावर डाउन की तरह है, किन्तु आवश्यक होने पर आंतरिक रिफ्रेश चक्र उत्पन्न करने के लिए एसडीआरएएम ऑन-चिप टाइमर का उपयोग करता है। इस समय घड़ी को रोका जा सकता है। जबकि सेल्फ-रिफ्रेश मोड पावर-डाउन मोड की तुलना में थोड़ी अधिक विद्युत की खपत करता है, यह मेमोरी कंट्रोलर को पूरी तरह से अक्षम करने की अनुमति देता है, जो सामान्यतः अंतर की तुलना में अधिक होता है।
-बैटरी चालित उपकरणों के लिए डिज़ाइन किया गया एसडीरैम कुछ अतिरिक्त बिजली-बचत विकल्प प्रदान करता है। एक है तापमान पर निर्भर रिफ्रेश; एक ऑन-चिप तापमान संवेदक रिफ्रेश दर को कम तापमान पर कम कर देता है, बजाय इसे हमेशा सबसे खराब स्थिति में चलाने के बजाय। एक और चयनात्मक रिफ्रेश है, जो डीरैम सरणी के एक हिस्से में सेल्फ-रिफ्रेश को सीमित करता है। रीफ्रेश किया गया अंश विस्तारित मोड रजिस्टर का उपयोग करके कॉन्फ़िगर किया गया है। तीसरा, [[मोबाइल डीडीआर]] (एलपीडीडीआर) और एलपीडीडीआर2 में लागू किया गया डीप पावर डाउन मोड है, जो मेमोरी को अमान्य कर देता है और इससे बाहर निकलने के लिए पूर्ण पुनर्संरचना की आवश्यकता होती है। यह CKE को कम करते हुए बर्स्ट टर्मिनेट कमांड भेजकर सक्रिय होता है।
+बैटरी चालित उपकरणों के लिए डिज़ाइन किया गया एसडीरैम कुछ अतिरिक्त विद्युत-बचत विकल्प प्रदान करता है। एक है तापमान पर निर्भर रिफ्रेश; एक ऑन-चिप तापमान संवेदक रिफ्रेश दर को हमेशा सबसे खराब स्थिति में चलाने के बजाय कम तापमान पर कम करता है। एक और चयनात्मक रिफ्रेश है, जो डीरैम सरणी के एक हिस्से में सेल्फ-रिफ्रेश को सीमित करता है। रीफ्रेश किया गया बिट विस्तारित मोड रजिस्टर का उपयोग करके कॉन्फ़िगर किया गया है। तीसरा, [[मोबाइल डीडीआर]] (एलपीडीडीआर) और एलपीडीडीआर2 में लागू किया गया डीप पावर डाउन मोड है, जो मेमोरी को अमान्य कर देता है और इससे बाहर निकलने के लिए पूर्ण पुनर्संरचना की आवश्यकता होती है। यह सीकेई को कम करते हुए बर्स्ट टर्मिनेट कमांड भेजकर सक्रिय होता है।
-== {{Anchor|PREFETCH}} डीडीआर एसडीआरएएम प्रीफेच आर्किटेक्चर ==
+== डीडीआर एसडीआरएएम प्रीफेच आर्किटेक्चर ==
-डीडीआर एसडीआरएएम मेमोरी में एक सामान्य भौतिक पंक्ति पर स्थित कई [[डेटा शब्द]]ों तक त्वरित और आसान पहुंच की अनुमति देने के लिए प्रीफैच आर्किटेक्चर को नियोजित करता है।
+डीडीआर एसडीआरएएम मेमोरी में एक सामान्य भौतिक पंक्ति पर स्थित कई [[डेटा शब्द|डेटा शब्दों]] तक त्वरित और आसान पहुंच की अनुमति देने के लिए प्रीफैच आर्किटेक्चर को नियोजित करता है।
-प्रीफैच आर्किटेक्चर डीरैम तक मेमोरी एक्सेस की विशिष्ट विशेषताओं का लाभ उठाता है। विशिष्ट डीरैम मेमोरी ऑपरेशंस में तीन चरण सम्मिलित होते हैं: [[ bitline ]] प्रीचार्ज, रो एक्सेस, कॉलम एक्सेस। रो एक्सेस एक रीड ऑपरेशन का दिल है, क्योंकि इसमें डीरैम मेमोरी सेल्स में छोटे संकेतों की सावधानीपूर्वक संवेदन सम्मिलित है; यह मेमोरी ऑपरेशन का सबसे धीमा चरण है। चूँकि, एक बार एक पंक्ति को पढ़ने के बाद, बाद के कॉलम उसी पंक्ति तक पहुँचते हैं, जो बहुत तेज़ हो सकता है, क्योंकि अर्थ प्रवर्धक भी कुंडी के रूप में कार्य करते हैं। संदर्भ के लिए, 1 [[गीगाबिट]] की एक पंक्ति{{binpre}} [[DDR3|डीडीआर3]] डिवाइस 2,048 [[ अंश ]]्स चौड़ा है, इसलिए आंतरिक रूप से 2,048 बिट्स को पंक्ति पहुंच चरण के समय 2,048 अलग अर्थ एम्पलीफायरों में पढ़ा जाता है। डीआरएएम की गति के आधार पर पंक्ति पहुंच में 50 [[nanosecond]] लग सकते हैं, जबकि खुली पंक्ति से कॉलम का उपयोग 10 एनएस से कम है।
+प्रीफैच आर्किटेक्चर डीरैम तक मेमोरी एक्सेस की विशिष्ट विशेषताओं का लाभ उठाता है। विशिष्ट डीरैम मेमोरी ऑपरेशंस में तीन चरण सम्मिलित होते हैं: [[ bitline | बिटलाइन]] प्रीचार्ज, रो एक्सेस, कॉलम एक्सेस। रो एक्सेस एक रीड ऑपरेशन का दिल है, क्योंकि इसमें डीरैम मेमोरी सेल्स में छोटे संकेतों की सावधानीपूर्वक संवेदन सम्मिलित है; यह मेमोरी ऑपरेशन का सबसे धीमा चरण है। चूँकि, एक बार एक पंक्ति को पढ़ने के बाद, बाद के कॉलम उसी पंक्ति तक पहुँचते हैं, जो बहुत तेज़ हो सकता है, क्योंकि अर्थ प्रवर्धक भी कुंडी के रूप में कार्य करते हैं। संदर्भ के लिए, 1 [[गीगाबिट]] की एक पंक्ति{{binpre}} [[DDR3|डीडीआर3]] डिवाइस 2,048 [[ अंश | बिट]] चौड़ा है, इसलिए आंतरिक रूप से 2,048 बिट्स को पंक्ति पहुंच चरण के समय 2,048 अलग अर्थ एम्पलीफायरों में पढ़ा जाता है। डीआरएएम की गति के आधार पर पंक्ति पहुंच में 50 [[nanosecond|नैनोसेकंड]] लग सकते हैं, जबकि खुली पंक्ति से कॉलम का उपयोग 10 एनएस से कम है।
 पारंपरिक डीआरएएम आर्किटेक्चर ने खुले पंक्ति पर बिट्स तक तेजी से कॉलम पहुंच का समर्थन किया है। 2,048 बिट चौड़ी पंक्ति के साथ 8-बिट-चौड़ी मेमोरी चिप के लिए, पंक्ति पर 256 डेटावर्ड्स (2048/8) में से किसी तक पहुंच बहुत तेज हो सकती है, बशर्ते अन्य पंक्तियों में कोई हस्तक्षेप न हो।
-पुरानी फास्ट कॉलम एक्सेस पद्धति का दोष यह था कि पंक्ति में प्रत्येक अतिरिक्त डेटावार्ड के लिए एक नया कॉलम पता भेजा जाना था। पता बस को डेटा बस के समान आवृत्ति पर संचालित करना था। Prefetch आर्किटेक्चर एकल पते के अनुरोध को एकाधिक डेटा शब्दों में परिणत करने की अनुमति देकर इस प्रक्रिया को सरल बनाता है।
+पुरानी फास्ट कॉलम एक्सेस पद्धति का दोष यह था कि पंक्ति में प्रत्येक अतिरिक्त डेटावार्ड के लिए एक नया कॉलम पता भेजा जाना था। पता बस को डेटा बस के समान आवृत्ति पर संचालित करना था। प्रीफ़ेच आर्किटेक्चर एकल पते के अनुरोध को एकाधिक डेटा शब्दों में परिणत करने की अनुमति देकर इस प्रक्रिया को सरल बनाता है।
 प्रीफैच बफर आर्किटेक्चर में, जब एक पंक्ति में मेमोरी एक्सेस होती है, तो बफर पंक्ति पर आसन्न डेटा शब्दों के एक सेट को पकड़ लेता है और उन्हें अलग-अलग कॉलम की आवश्यकता के बिना आईओ पिन पर रैपिड-फायर अनुक्रम में पढ़ता है (उन्हें फट जाता है)। पता अनुरोध। यह मानता है कि सीपीयू मेमोरी में आसन्न डेटावर्ड्स चाहता है, जो व्यवहार में अक्सर होता है। उदाहरण के लिए, डीडीआर1 में, दो आसन्न डेटा शब्दों को प्रत्येक चिप से एक ही घड़ी चक्र में पढ़ा जाएगा और प्री-फ़ेच बफर में रखा जाएगा। प्रत्येक शब्द तब घड़ी चक्र के लगातार बढ़ते और गिरते किनारों पर प्रसारित किया जाएगा। इसी तरह, डीडीआर2 में 4n प्री-फ़ेच बफ़र के साथ, लगातार चार डेटा शब्द पढ़े जाते हैं और बफ़र में रखे जाते हैं, जबकि एक घड़ी, जो डीडीआर की आंतरिक घड़ी से दोगुनी तेज़ होती है, प्रत्येक शब्द को लगातार बढ़ते और गिरते किनारे पर प्रसारित करती है। तेज बाहरी घड़ी <ref>Micron, General DDR SDRAM Functionality, Technical Note, TN-46-05</ref>
 प्रीफैच बफर डेप्थ को कोर मेमोरी फ्रीक्वेंसी और IO फ्रीक्वेंसी के बीच के अनुपात के रूप में भी माना जा सकता है। 8n प्रीफ़ेच आर्किटेक्चर (जैसे डीडीआर3) में, IOs मेमोरी कोर की तुलना में 8 गुना तेज़ी से काम करेगा (प्रत्येक मेमोरी एक्सेस के परिणामस्वरूप IOs पर 8 डेटावर्ड्स फट जाते हैं)। इस प्रकार एक 200 मेगाहर्ट्ज मेमोरी कोर आईओ के साथ संयुक्त है जो प्रत्येक आठ गुना तेज (1600 मेगाबिट्स प्रति सेकंड) संचालित करता है। यदि मेमोरी में 16 IOs हैं, तो कुल रीड बैंडविड्थ 200 MHz x 8 डेटावर्ड्स/एक्सेस x 16 IOs = 25.6 गीगाबिट्स प्रति सेकंड (Gbit/s) या 3.2 गीगाबाइट्स प्रति सेकंड (GB/s) होगी। एकाधिक डीआरएएम चिप्स वाले मॉड्यूल तदनुसार उच्च बैंडविड्थ प्रदान कर सकते हैं।
@@ Line 187: / Line 188: @@
 == पीढ़ी ==
 {| class="wikitable floatright"
-|+ एसडीरैम feature map
+|+ एसडीरैम फीचर मैप
-! scope="col" | Type
+! scope="col" | प्रकार
-! scope="col" | Feature changes<!-- That impacts interfacing to the memory chip -->
+! scope="col" | फीचर में बदलाव
 |-
 ! scope="row" | एसडीरैम
 | {{Unbulleted list
 | {{Nowrap|V{{Sub|cc}} {{=}} 3.3 V}}
-| Signal: [[Transistor–transistor logic#Sub-types|LVTTL]]
+| सिग्नल: [[Transistor–transistor logic#Sub-types|एलवीटीटीएल]]
 }}
 |-
 ! scope="row" |  [[DDR SDRAM|डीडीआर1]]
 | {{Unbulleted list
-| Access is ≥2 words
+|पहुंच ≥2 शब्द है|[[दोहरी डेटा दर|दोहरी घड़ी]]| {{Nowrap|V{{Sub|cc}} {{=}} 2.5 V}}
-| [[Double data rate|Double clocked]]
+| {{Nowrap|2.5 - 7.5 ns}} प्रति चक्र
-| {{Nowrap|V{{Sub|cc}} {{=}} 2.5 V}}
+|सिग्नल: [[स्टब सीरीज टर्मिनेटेड लॉजिक|एसएसटीएल_2]] (2.5V)<ref name="edn-dramconsumer">{{cite web|title=द आउटलुक फॉर कंज्यूमर इलेक्ट्रॉनिक्स|url=https://www.edn .com/the-outlook-for-drams-in-consumer-electronics/|last=Graham |first=Allan |publisher=AspenCore Media |website=EDN|date=2007-01-12 |access-date=2021-04 -13}}</ref>}}
-| {{Nowrap|2.5 - 7.5 ns}} per cycle
-| Signal: [[Stub Series Terminated Logic|SSTL_2]] (2.5V)<ref name="edn-dramconsumer">{{cite web|title=The outlook for DRAMs in consumer electronics|url=https://www.edn.com/the-outlook-for-drams-in-consumer-electronics/|last=Graham |first=Allan |publisher=AspenCore Media |website=EDN|date=2007-01-12 |access-date=2021-04-13}}</ref>
-}}
 |-
 ! scope="row" |  [[DDR2 SDRAM|डीडीआर2]]
-| Access is ≥4 words<br/> "Burst terminate" removed<br/> 4 units used in parallel<br/> {{Nowrap|1.25 - 5 ns}} per cycle<br/> Internal operations are at 1/2 the clock rate.<br/> Signal: [[Stub Series Terminated Logic|SSTL_18]] (1.8V)<ref name="edn-dramconsumer"/>
+| पहुंच ≥4 शब्द है
+"बर्स्ट टर्मिनेट" हटा दिया गया
+समानांतर में उपयोग की जाने वाली 4 इकाइयाँ
+.25 - 5 एनएस प्रति चक्र
+आंतरिक संचालन 1/2 घड़ी की दर पर हैं।
+संकेत: [[Stub Series Terminated Logic|एसएसटीएल_18]] (1.8V)<ref name="edn-dramconsumer" />
 |-
 ! scope="row" |  [[DDR3 SDRAM|डीडीआर3]]
-| Access is ≥8 words<br/> Signal: [[Stub Series Terminated Logic|SSTL_15]] (1.5V)<ref name="edn-dramconsumer"/><br/> Much longer सीएएस latencies
+| पहुंच ≥8 शब्द है
+संकेत: [[Stub Series Terminated Logic|एसएसटीएल_15]] (1.5V)<ref name="edn-dramconsumer" /><br /> बहुत अधिक सीएएस विलंबता
 |-
 ! scope="row" |  [[DDR4 SDRAM|डीडीआर4]]
-| {{Nowrap|V{{Sub|cc}} ≤ 1.2 V}} point-to-point (single module per channel)
+| {{Nowrap|V{{Sub|cc}} ≤ 1.2 V}} पॉइंट-टू-पॉइंट (प्रति चैनल एकल मॉड्यूल)
 |}
@@ Line 222: / Line 230: @@
 डेटा बस का उपयोग जटिल है और इस प्रकार एक जटिल डीरैम कंट्रोलर सर्किट की आवश्यकता होती है। ऐसा इसलिए है क्योंकि डीरैम में लिखे गए डेटा को राइट कमांड के समान चक्र में प्रस्तुत किया जाना चाहिए, किन्तु रीड कमांड के बाद आउटपुट 2 या 3 चक्रों को पढ़ता है। डीरैम नियंत्रक को यह सुनिश्चित करना चाहिए कि एक ही समय में पढ़ने और लिखने के लिए डेटा बस की आवश्यकता नहीं है।
-विशिष्ट SDR एसडीरैम घड़ी की दरें क्रमशः 66, 100, और 133 MHz (15, 10 और 7.5 ns की अवधि) हैं, जिन्हें PC66, PC100 और PC133 के रूप में दर्शाया गया है। 200 मेगाहर्ट्ज तक की घड़ी की दरें उपलब्ध थीं। यह 3.3 V के वोल्टेज पर काम करता है।
+विशिष्ट SDR एसडीरैम घड़ी की दरें क्रमशः 66, 100, और 133 MHz (15, 10 और 7.5 ns की अवधि) हैं, जिन्हें पीसी66, पीसी100 और पीसी133 के रूप में दर्शाया गया है। 200 मेगाहर्ट्ज तक की घड़ी की दरें उपलब्ध थीं। यह 3.3 V के वोल्टेज पर काम करता है।
-इस प्रकार का एसडीआरएएम डीडीआर वेरिएंट की तुलना में धीमा है, क्योंकि डेटा का केवल एक शब्द प्रति घड़ी चक्र (एकल डेटा दर) प्रसारित होता है। किन्तु यह प्रकार अपने पूर्ववर्ती [[विस्तारित डेटा बाहर घूंट]] (EDO-RAM) और [[फास्ट पेज मोड DRAM|फास्ट पेज मोड डीरैम]] (FPM-RAM) से भी तेज है, जिसमें डेटा के एक शब्द को स्थानांतरित करने के लिए सामान्यतः दो या तीन घड़ियां लगती हैं।
+इस प्रकार का एसडीआरएएम डीडीआर वेरिएंट की तुलना में धीमा है, क्योंकि डेटा का केवल एक शब्द प्रति घड़ी चक्र (एकल डेटा दर) प्रसारित होता है। किन्तु यह प्रकार अपने पूर्ववर्ती [[विस्तारित डेटा बाहर घूंट]] (ईडीओ-रैम) और [[फास्ट पेज मोड DRAM|फास्ट पेज मोड डीरैम]] (एफपीएम-रैम) से भी तेज है, जिसमें डेटा के एक शब्द को स्थानांतरित करने के लिए सामान्यतः दो या तीन घड़ियां लगती हैं।
 ==== पीसी66 ====
-PC66 [[संयुक्त इलेक्ट्रॉन उपकरण इंजीनियरिंग परिषद]] द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर [[ रैंडम एक्सेस मेमोरी ]] मानक को संदर्भित करता है। PC66 तुल्यकालिक डीरैम है जो 66.66 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर, 64-बिट बस पर, 3.3 V के वोल्टेज पर काम कर रहा है। PC66 168-पिन डीआईएमएम और 144-पिन [[SO-DIMM|SO-डीआईएमएम]] फॉर्म फैक्टर में उपलब्ध है। सैद्धांतिक बैंडविड्थ 533 एमबी/एस है। (1 एमबी/एस = एक मिलियन बाइट्स प्रति सेकंड)
+पीसी66 [[संयुक्त इलेक्ट्रॉन उपकरण इंजीनियरिंग परिषद]] द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर [[ रैंडम एक्सेस मेमोरी ]] मानक को संदर्भित करता है। पीसी66 तुल्यकालिक डीरैम है जो 66.66 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर, 64-बिट बस पर, 3.3 V के वोल्टेज पर काम कर रहा है। पीसी66 168-पिन डीआईएमएम और 144-पिन [[SO-DIMM|SO-डीआईएमएम]] फॉर्म फैक्टर में उपलब्ध है। सैद्धांतिक बैंडविड्थ 533 एमबी/एस है। (1 एमबी/एस = एक मिलियन बाइट्स प्रति सेकंड)
-इस मानक का उपयोग [[मूल इंटेल पेंटियम (P5 माइक्रोआर्किटेक्चर)]] और [[AMD K6]]-आधारित पीसी द्वारा किया गया था। यह Beige [[Power Mac G3]], आरंभिक [[iBook]]s और [[PowerBook G3]]s में भी उपलब्ध है। इसका उपयोग 66 मेगाहर्ट्ज [[ सामने की ओर बस ]] के साथ कई प्रारंभिक [[इंटेल सेलेरॉन]] सिस्टम में भी किया जाता है। इसे PC100 और PC133 मानकों द्वारा प्रतिस्थापित किया गया था।
+इस मानक का उपयोग [[मूल इंटेल पेंटियम (P5 माइक्रोआर्किटेक्चर)]] और [[AMD K6|एएमडी के6]]-आधारित पीसी द्वारा किया गया था। यह बेज [[Power Mac G3|पावर मैक जी3]], प्रारंभिक [[iBook|आईबुक्स]] और [[PowerBook G3|पावरबुक जी3]]s में भी उपलब्ध है। इसका उपयोग 66 मेगाहर्ट्ज [[ सामने की ओर बस ]] के साथ कई प्रारंभिक [[इंटेल सेलेरॉन]] प्रणाली में भी किया जाता है। इसे पीसी100 और पीसी133 मानकों द्वारा प्रतिस्थापित किया गया था।
 ==== पीसी100 ====
-{{For|the Japanese home computer|NEC PC-100}}
+{{For|जापानी होम कंप्यूटर|एनईसी पीसी-100}}
-[[Image:SDRAM 128MB 133MHz.jpg|thumb|250px|डीआईएमएम: 168 पिन और दो पायदान]]PC100 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर रैंडम-एक्सेस मेमोरी के लिए एक मानक है। PC100 तुल्यकालिक डीरैम को संदर्भित करता है, जो 64-बिट-वाइड बस पर, 3.3 V के वोल्टेज पर, 100 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर काम करता है। PC100 168-पिन डीआईएमएम और 144-पिन SO-डीआईएमएम [[कंप्यूटर फॉर्म फैक्टर]] में उपलब्ध है। PC100 PC66 के साथ [[पिछड़ा संगत]] है और PC133 मानक द्वारा अधिगृहीत किया गया था।
+[[Image:SDRAM 128MB 133MHz.jpg|thumb|250px|डीआईएमएम: 168 पिन और दो पायदान]]पीसी100 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित आंतरिक हटाने योग्य कंप्यूटर रैंडम-एक्सेस मेमोरी के लिए एक मानक है। पीसी100 तुल्यकालिक डीरैम को संदर्भित करता है, जो 64-बिट-वाइड बस पर, 3.3 V के वोल्टेज पर, 100 मेगाहर्ट्ज की क्लॉक फ्रीक्वेंसी पर काम करता है। पीसी100 168-पिन डीआईएमएम और 144-पिन SO-डीआईएमएम [[कंप्यूटर फॉर्म फैक्टर]] में उपलब्ध है। पीसी100 पीसी66 के साथ [[पिछड़ा संगत]] है और पीसी133 मानक द्वारा अधिगृहीत किया गया था।
+ मेगाहर्ट्ज एसडीआरएएम चिप्स से निर्मित एक मॉड्यूल आवश्यक रूप से 100 मेगाहर्ट्ज पर काम करने में सक्षम नहीं है। पीसी100 मानक समग्र रूप से मेमोरी मॉड्यूल की क्षमताओं को निर्दिष्ट करता है।
- मेगाहर्ट्ज एसडीआरएएम चिप्स से निर्मित एक मॉड्यूल आवश्यक रूप से 100 मेगाहर्ट्ज पर काम करने में सक्षम नहीं है। PC100 मानक समग्र रूप से मेमोरी मॉड्यूल की क्षमताओं को निर्दिष्ट करता है।
+पीसी100 का उपयोग कई पुराने कंप्यूटरों में किया जाता है; 1990 के दशक के अंत में पीसी100 मेमोरी वाले सबसे आम कंप्यूटर थे।
-PC100 का उपयोग कई पुराने कंप्यूटरों में किया जाता है; 1990 के दशक के अंत में PC100 मेमोरी वाले सबसे आम कंप्यूटर थे।
 ==== पीसी133 ====
-PC133 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित एक कंप्यूटर मेमोरी मानक है। PC133 एसडीआर एसडीआरएएम को संदर्भित करता है जो 133 मेगाहर्ट्ज की घड़ी आवृत्ति पर 64-बिट-वाइड बस पर, 3.3 वी के वोल्टेज पर काम करता है। पीसी133 168-पिन डीआईएमएम और 144-पिन एसओ-डीआईएमएम फॉर्म कारकों में उपलब्ध है। PC133 जेईडीईसी द्वारा स्वीकृत अब तक का सबसे तेज़ और अंतिम [[SDR SDRAM|SDR एसडीरैम]] मानक है, और 1.066 GB प्रति सेकंड ([133.33 MHz * 64/8]=1.066 GB/s) की बैंडविड्थ प्रदान करता है। (1 जीबी/एस = एक अरब बाइट प्रति सेकेंड) पीसी133 पीसी100 और पीसी66 के साथ पिछड़ा संगत है।
+पीसी133 संयुक्त इलेक्ट्रॉन डिवाइस इंजीनियरिंग काउंसिल द्वारा परिभाषित एक कंप्यूटर मेमोरी मानक है। पीसी133 एसडीआर एसडीआरएएम को संदर्भित करता है जो 133 मेगाहर्ट्ज की घड़ी आवृत्ति पर 64-बिट-वाइड बस पर, 3.3 वी के वोल्टेज पर काम करता है। पीसी133 168-पिन डीआईएमएम और 144-पिन एसओ-डीआईएमएम फॉर्म कारकों में उपलब्ध है। पीसी133 जेईडीईसी द्वारा स्वीकृत अब तक का सबसे तेज़ और अंतिम [[SDR SDRAM|एसडीआर एसडीरैम]] मानक है, और 1.066 GB प्रति सेकंड ([133.33 MHz * 64/8]=1.066 GB/s) की बैंडविड्थ प्रदान करता है। (1 जीबी/एस = एक अरब बाइट प्रति सेकेंड) पीसी133 पीसी100 और पीसी66 के साथ पिछड़ा संगत है।
-=== {{Anchor|DDR1}} डीडीआर ===
+=== डीडीआर ===
-{{Main|DDR SDRAM}}
+{{Main|डीडीआर एसडीआरएएम}}
 जबकि डीरैम की पहुंच विलंबता मौलिक रूप से डीरैम सरणी द्वारा सीमित है, डीरैम में बहुत अधिक संभावित बैंडविड्थ है क्योंकि प्रत्येक आंतरिक पठन वास्तव में कई हजारों बिट्स की एक पंक्ति है। इस बैंडविड्थ को उपयोगकर्ताओं के लिए अधिक उपलब्ध कराने के लिए, एक डबल डेटा दर इंटरफ़ेस विकसित किया गया था। यह एक ही कमांड का उपयोग करता है, जिसे प्रति चक्र एक बार स्वीकार किया जाता है, किन्तु प्रति घड़ी चक्र में डेटा के दो शब्दों को पढ़ता या लिखता है। डीडीआर इंटरफ़ेस क्लॉक सिग्नल के बढ़ते और गिरते दोनों किनारों पर डेटा को पढ़ने और लिखने के द्वारा इसे पूरा करता है। इसके अतिरिक्त, एसडीआर इंटरफ़ेस समय में कुछ छोटे बदलाव बाद में किए गए थे, और आपूर्ति वोल्टेज 3.3 से घटाकर 2.5 वी कर दिया गया था। परिणामस्वरूप, डीडीआर एसडीआरएएम एसडीआर एसडीआरएएम के साथ पीछे की ओर संगत नहीं है।
@@ Line 248: / Line 257: @@
 डीडीआर एसडीआरएएम (कभी-कभी अधिक स्पष्टता के लिए डीडीआर1 कहा जाता है) न्यूनतम पढ़ने या लिखने की इकाई को दोगुना कर देता है; प्रत्येक पहुंच कम से कम दो लगातार शब्दों को संदर्भित करती है।
-विशिष्ट डीडीआर एसडीरैम क्लॉक रेट 133, 166 और 200 MHz (7.5, 6, और 5 ns/चक्र) हैं, जिन्हें सामान्यतः डीडीआर-266, डीडीआर-333 और डीडीआर-400 (3.75, 3, और 2.5 ns प्रति बीट) के रूप में वर्णित किया जाता है। इसी 184-पिन डीआईएमएम को PC-2100, PC-2700 और PC-3200 के रूप में जाना जाता है। डीडीआर-550 (PC-4400) तक का प्रदर्शन उपलब्ध है।
+विशिष्ट डीडीआर एसडीरैम क्लॉक रेट 133, 166 और 200 MHz (7.5, 6, और 5 ns/चक्र) हैं, जिन्हें सामान्यतः डीडीआर-266, डीडीआर-333 और डीडीआर-400 (3.75, 3, और 2.5 ns प्रति बीट) के रूप में वर्णित किया जाता है। इसी 184-पिन डीआईएमएम को पीसी-2100, पीसी-2700 और पीसी-3200 के रूप में जाना जाता है। डीडीआर-550 (पीसी-4400) तक का प्रदर्शन उपलब्ध है।
 === डीडीआर2 ===
-{{Main|DDR2 SDRAM}}
+{{Main|डीडीआर2 एसडीआरएएम}}
 डीडीआर2 एसडीआरएएम डीडीआर एसडीआरएएम के समान है, किन्तु लगातार चार शब्दों तक पढ़ने या लिखने की न्यूनतम इकाई को दोगुना कर देता है। उच्च प्रदर्शन संचालन की अनुमति देने के लिए बस प्रोटोकॉल को भी सरल बनाया गया था। (विशेष रूप से, बर्स्ट टर्मिनेट कमांड को हटा दिया जाता है।) यह एसडीआरएएम की बस दर को आंतरिक रैम संचालन की घड़ी की दर को बढ़ाए बिना दोगुना करने की अनुमति देता है; इसके बजाय, एसडीआरएएम से चार गुना चौड़ी इकाइयों में आंतरिक संचालन किया जाता है। इसके अतिरिक्त, एक अतिरिक्त बैंक एड्रेस पिन (BA2) जोड़ा गया था ताकि आठ बैंकों को बड़े रैम चिप्स पर अनुमति दी जा सके।
-विशिष्ट डीडीआर2 एसडीरैम घड़ी की दरें 200, 266, 333 या 400 MHz (5, 3.75, 3 और 2.5 ns की अवधि) हैं, जिन्हें सामान्यतः डीडीआर2-400, डीडीआर2-533, डीडीआर2-667 और डीडीआर2-800 (2.5 की अवधि, 1.875, 1.5 और 1.25 एनएस)। संबंधित 240-पिन डीआईएमएम को PC2-6400 के माध्यम से PC2-3200 के रूप में जाना जाता है। डीडीआर2 एसडीरैम अब 533 मेगाहर्ट्ज की क्लॉक दर पर उपलब्ध है जिसे सामान्यतः डीडीआर2-1066 के रूप में वर्णित किया जाता है और संबंधित डीआईएमएम को PC2-8500 (निर्माता के आधार पर PC2-8600 नाम भी दिया जाता है) के रूप में जाना जाता है। डीडीआर2-1250 (PC2-10000) तक का प्रदर्शन उपलब्ध है।
+विशिष्ट डीडीआर2 एसडीरैम घड़ी की दरें 200, 266, 333 या 400 MHz (5, 3.75, 3 और 2.5 ns की अवधि) हैं, जिन्हें सामान्यतः डीडीआर2-400, डीडीआर2-533, डीडीआर2-667 और डीडीआर2-800 (2.5 की अवधि, 1.875, 1.5 और 1.25 एनएस)। संबंधित 240-पिन डीआईएमएम को पीसी2-6400 के माध्यम से पीसी2-3200 के रूप में जाना जाता है। डीडीआर2 एसडीरैम अब 533 मेगाहर्ट्ज की क्लॉक दर पर उपलब्ध है जिसे सामान्यतः डीडीआर2-1066 के रूप में वर्णित किया जाता है और संबंधित डीआईएमएम को पीसी2-8500 (निर्माता के आधार पर पीसी2-8600 नाम भी दिया जाता है) के रूप में जाना जाता है। डीडीआर2-1250 (पीसी2-10000) तक का प्रदर्शन उपलब्ध है।
 ध्यान दें कि क्योंकि आंतरिक संचालन 1/2 क्लॉक रेट पर हैं, डीडीआर2-400 मेमोरी (आंतरिक क्लॉक रेट 100 मेगाहर्ट्ज) में डीडीआर-400 (आंतरिक क्लॉक रेट 200 मेगाहर्ट्ज) की तुलना में कुछ अधिक विलंबता है।
 === डीडीआर3 ===
-{{Main|DDR3 SDRAM}}
+{{Main|डीडीआर3 एसडीआरएएम}}
 डीडीआर3 न्यूनतम पढ़ने या लिखने की इकाई को लगातार आठ शब्दों में दोहराते हुए, प्रवृत्ति को जारी रखता है। यह आंतरिक संचालन की घड़ी की दर, केवल चौड़ाई को बदलने के बिना बैंडविड्थ और बाहरी बस दर के एक और दोहरीकरण की अनुमति देता है। 800–1600 एम ट्रांसफर/एस (400–800 मेगाहर्ट्ज़ घड़ी के दोनों किनारों) को बनाए रखने के लिए, आंतरिक रैम सरणी को प्रति सेकंड 100–200 एम फ़ेच करना होता है।
-दोबारा, प्रत्येक दोहरीकरण के साथ, नकारात्मक पक्ष बढ़ी हुई [[विलंबता (इंजीनियरिंग)]] है। जैसा कि सभी डीडीआर एसडीआरएएम पीढ़ियों के साथ होता है, कमांड अभी भी एक क्लॉक एज तक ही सीमित हैं और कमांड लेटेंसी घड़ी चक्रों के संदर्भ में दी जाती हैं, जो सामान्यतः उद्धृत अंतरण दर (डीडीआर3-800 के साथ 8 की सीएएस लेटेंसी 8/8 है) की आधी गति है। (400 MHz) = 20 ns, PC100 SDR एसडीरैम पर बिल्कुल सीएएस2 की समान विलंबता)।
+दोबारा, प्रत्येक दोहरीकरण के साथ, नकारात्मक पक्ष बढ़ी हुई [[विलंबता (इंजीनियरिंग)]] है। जैसा कि सभी डीडीआर एसडीआरएएम पीढ़ियों के साथ होता है, कमांड अभी भी एक क्लॉक एज तक ही सीमित हैं और कमांड लेटेंसी घड़ी चक्रों के संदर्भ में दी जाती हैं, जो सामान्यतः उद्धृत अंतरण दर (डीडीआर3-800 के साथ 8 की सीएएस लेटेंसी 8/8 है) की आधी गति है। (400 MHz) = 20 ns, पीसी100 SDR एसडीरैम पर बिल्कुल सीएएस2 की समान विलंबता)।
-डीडीआर3 मेमोरी चिप्स का व्यावसायिक रूप से निर्माण किया जा रहा है,<ref>{{cite web|url=http://www.simmtester.com/page/news/showpubnews.asp?num=145|title=What is DDR memory?}}</ref> और उनका उपयोग करने वाले कंप्यूटर सिस्टम 2007 की दूसरी छमाही से उपलब्ध थे,<ref>{{cite news|url=http://www.tomshardware.com/2007/06/05/pipe_dreams_six_p35-ddr3_motherboards_compared/|title=Pipe Dreams: Six P35-DDR3 Motherboards Compared |date=June 5, 2007 |author=Thomas Soderstrom |newspaper=Tom's Hardware}}</ref> 2008 के बाद से महत्वपूर्ण उपयोग के साथ।<ref>{{cite web|url=http://news.softpedia.com/news/AMD-to-Adopt-DDR3-in-Three-Years-13486.shtml|title=AMD to Adopt DDR3 in Three Years|date=28 November 2005}}</ref> प्रारंभिक क्लॉक दरें 400 और 533 मेगाहर्ट्ज थीं, जिन्हें डीडीआर3-800 और डीडीआर3-1066 (PC3-6400 और PC3-8500 मॉड्यूल) के रूप में वर्णित किया गया है, किन्तु 667 और 800 मेगाहर्ट्ज को डीडीआर3-1333 और डीडीआर3-1600 (PC3-10600) के रूप में वर्णित किया गया है और PC3-12800 मॉड्यूल) अब आम हैं।<ref>{{cite web|url=http://www.anandtech.com/printarticle.aspx?i=3045|title=Super Talent & TEAM: DDR3-1600 Is Here! |date=July 20, 2007 |author=Wesly Fink |publisher=Anandtech}}</ref> डीडीआर3-2800 (PC3 22400 मॉड्यूल) तक का प्रदर्शन उपलब्ध है।<ref>{{cite web |url=http://hothardware.com/News/GSKILL-Announces-DDR3-Memory-Kit-For-Ivy-Bridge/ |title=G.SKILL Announces DDR3 Memory Kit For Ivy Bridge |date=24 April 2012 |author=Jennifer Johnson}}</ref>
+डीडीआर3 मेमोरी चिप्स का व्यावसायिक रूप से निर्माण किया जा रहा है,<ref>{{cite web|url=http://www.simmtester.com/page/news/showpubnews.asp?num=145|title=What is DDR memory?}}</ref> और उनका उपयोग करने वाले कंप्यूटर प्रणाली 2007 की दूसरी छमाही से उपलब्ध थे,<ref>{{cite news|url=http://www.tomshardware.com/2007/06/05/pipe_dreams_six_p35-ddr3_motherboards_compared/|title=Pipe Dreams: Six P35-DDR3 Motherboards Compared |date=June 5, 2007 |author=Thomas Soderstrom |newspaper=Tom's Hardware}}</ref> 2008 के बाद से महत्वपूर्ण उपयोग के साथ।<ref>{{cite web|url=http://news.softpedia.com/news/AMD-to-Adopt-DDR3-in-Three-Years-13486.shtml|title=AMD to Adopt DDR3 in Three Years|date=28 November 2005}}</ref> प्रारंभिक क्लॉक दरें 400 और 533 मेगाहर्ट्ज थीं, जिन्हें डीडीआर3-800 और डीडीआर3-1066 (पीसी3-6400 और पीसी3-8500 मॉड्यूल) के रूप में वर्णित किया गया है, किन्तु 667 और 800 मेगाहर्ट्ज को डीडीआर3-1333 और डीडीआर3-1600 (पीसी3-10600) के रूप में वर्णित किया गया है और पीसी3-12800 मॉड्यूल) अब आम हैं।<ref>{{cite web|url=http://www.anandtech.com/printarticle.aspx?i=3045|title=Super Talent & TEAM: DDR3-1600 Is Here! |date=July 20, 2007 |author=Wesly Fink |publisher=Anandtech}}</ref> डीडीआर3-2800 (पीसी3 22400 मॉड्यूल) तक का प्रदर्शन उपलब्ध है।<ref>{{cite web |url=http://hothardware.com/News/GSKILL-Announces-DDR3-Memory-Kit-For-Ivy-Bridge/ |title=G.SKILL Announces DDR3 Memory Kit For Ivy Bridge |date=24 April 2012 |author=Jennifer Johnson}}</ref>
 === डीडीआर4 ===
-{{Main|DDR4 SDRAM}}
+{{Main|डीडीआर4 एसडीआरएएम}}
-डीडीआर4 एसडीरैम डीडीआर3 एसडीरैम का उत्तराधिकारी है। यह 2008 में सैन फ्रांसिस्को में [[इंटेल डेवलपर फोरम]] में प्रकट हुआ था, और 2011 के समय बाजार में जारी होने वाला था। इसके विकास के समय समय काफी भिन्न था - यह मूल रूप से 2012 में जारी होने की उम्मीद थी,<ref>[http://intel.wingateweb.com/US08/published/sessions/MASS006/SF08_MASS006_100s.pdf DDR4 PDF page 23]</ref> और बाद में (2010 के समय) 2015 में रिलीज़ होने की उम्मीद है,<ref>{{cite web|url=http://www.semiaccurate.com/2010/08/16/ddr4-not-expected-until-2015/|title=DDR4 not expected until 2015|work=semiaccurate.com|date=16 August 2010}}</ref> 2011 की प्रारंभ में नमूनों की घोषणा होने से पहले और निर्माताओं ने यह घोषणा करना प्रारंभ कर दिया था कि 2012 में व्यावसायिक उत्पादन और बाजार में रिलीज होने की उम्मीद थी। .
+डीडीआर4 एसडीरैम डीडीआर3 एसडीरैम का उत्तराधिकारी है। यह 2008 में सैन फ्रांसिस्को में [[इंटेल डेवलपर फोरम]] में प्रकट हुआ था, और 2011 के समय बाजार में जारी होने वाला था। इसके विकास के समय समय काफी भिन्न था - यह मूल रूप से 2012 में जारी होने की अपेक्षा थी,<ref>[http://intel.wingateweb.com/US08/published/sessions/MASS006/SF08_MASS006_100s.pdf DDR4 PDF page 23]</ref> और बाद में (2010 के समय) 2015 में रिलीज़ होने की अपेक्षा है,<ref>{{cite web|url=http://www.semiaccurate.com/2010/08/16/ddr4-not-expected-until-2015/|title=DDR4 not expected until 2015|work=semiaccurate.com|date=16 August 2010}}</ref> 2011 की प्रारंभ में नमूनों की घोषणा होने से पहले और निर्माताओं ने यह घोषणा करना प्रारंभ कर दिया था कि 2012 में व्यावसायिक उत्पादन और बाजार में रिलीज होने की अपेक्षा थी। .
-डीडीआर4 चिप 1.2 [[ वाल्ट ]] या उससे कम पर चलते हैं,<ref>{{cite web|url=http://www.pcpro.co.uk/news/220257/idf-ddr3-wont-catch-up-with-ddr2-during-2009.html|title=IDF: "DDR3 won't catch up with DDR2 during 2009"|work=Alphr}}</ref><ref>{{cite web|url=http://www.heise-online.co.uk/news/IDF-DDR4-the-successor-to-DDR3-memory--/111367|title=heise online - IT-News, Nachrichten und Hintergründe|work=heise online}}</ref> डीडीआर3 चिप्स के 1.5 V की तुलना में, और प्रति सेकंड 2 बिलियन से अधिक [[डेटा स्थानांतरण]] होते हैं। उन्हें 2133 मेगाहर्ट्ज की आवृत्ति दरों पर पेश किए जाने की उम्मीद थी, जो संभावित 4266 मेगाहर्ट्ज तक बढ़ने का अनुमान है<ref>{{cite web |url=http://www.xbitlabs.com/news/memory/display/20100816124343_Next_Generation_DDR4_Memory_to_Reach_4_266GHz_Report.html |title=Next-Generation DDR4 Memory to Reach 4.266GHz - Report |date=August 16, 2010 |publisher=Xbitlabs.com |access-date=2011-01-03 |url-status=dead |archive-url=https://web.archive.org/web/20101219085440/http://www.xbitlabs.com/news/memory/display/20100816124343_Next_Generation_DDR4_Memory_to_Reach_4_266GHz_Report.html |archive-date=December 19, 2010 }}</ref> और 1.05 वी का घटा हुआ वोल्टेज<ref>{{cite news|url=http://www.hardware-infos.com/news.php?news=2332|title=IDF: DDR4 memory targeted for 2012|publisher=hardware-infos.com|language=de|access-date=2009-06-16|archive-url=https://web.archive.org/web/20090713025046/http://www.hardware-infos.com/news.php?news=2332|archive-date=2009-07-13|url-status=dead}}</ref> 2013 तक।
+डीडीआर3 चिप्स के 1.5 V की तुलना में डीडीआर4 चिप्स 1.2 [[ वाल्ट | V]] या उससे कम, पर चलते हैं,<ref>{{cite web|url=http://www.pcpro.co.uk/news/220257/idf-ddr3-wont-catch-up-with-ddr2-during-2009.html|title=IDF: "DDR3 won't catch up with DDR2 during 2009"|work=Alphr}}</ref><ref>{{cite web|url=http://www.heise-online.co.uk/news/IDF-DDR4-the-successor-to-DDR3-memory--/111367|title=heise online - IT-News, Nachrichten und Hintergründe|work=heise online}}</ref> और प्रति सेकंड 2 बिलियन से अधिक डेटा ट्रांसफर होते हैं। उन्हें 2133 मेगाहर्ट्ज की आवृत्ति दर पर प्रस्तुत किए जाने की अपेक्षा थी, जो 2013 तक संभावित 4266 मेगाहर्ट्ज<ref>{{cite web |url=http://www.xbitlabs.com/news/memory/display/20100816124343_Next_Generation_DDR4_Memory_to_Reach_4_266GHz_Report.html |title=Next-Generation DDR4 Memory to Reach 4.266GHz - Report |date=August 16, 2010 |publisher=Xbitlabs.com |access-date=2011-01-03 |url-status=dead |archive-url=https://web.archive.org/web/20101219085440/http://www.xbitlabs.com/news/memory/display/20100816124343_Next_Generation_DDR4_Memory_to_Reach_4_266GHz_Report.html |archive-date=December 19, 2010 }}</ref> और 1.05 वी<ref>{{cite news|url=http://www.hardware-infos.com/news.php?news=2332|title=IDF: DDR4 memory targeted for 2012|publisher=hardware-infos.com|language=de|access-date=2009-06-16|archive-url=https://web.archive.org/web/20090713025046/http://www.hardware-infos.com/news.php?news=2332|archive-date=2009-07-13|url-status=dead}}</ref> के वोल्टेज को कम करने का अनुमान है।
 डीडीआर4 ने आंतरिक प्रीफ़ेच चौड़ाई को फिर से दोगुना नहीं किया, किन्तु डीडीआर3 के समान 8n प्रीफ़ेच का उपयोग करता है।<ref name="jedec_ddr3_ddr4">{{cite press release |url=http://www.jedec.org/news/pressreleases/jedec-announces-key-attributes-upcoming-ddr4-standard |title=JEDEC ने आगामी DDR4 मानक की प्रमुख विशेषताओं की घोषणा की|publisher=[[JEDEC]] |date=2011-08-22 |access-date=2011-01-06}</ref> इस प्रकार, डेटा बस को व्यस्त रखने के लिए कई बैंकों के रीड्स को इंटरलीव करना आवश्यक होगा।
-फरवरी 2009 में, सैमसंग ने 40 एनएम डीआरएएम चिप्स को मान्य किया, जिसे डीडीआर4 विकास की दिशा में एक महत्वपूर्ण कदम माना गया। रेफरी>{{cite news |url=http://www.tgdaily.com/content/view/41316/139/ |title=सैमसंग DDR4 को पहले मान्य 40 एनएम DRAM के साथ संकेत देता है|last=Gruener |first=Wolfgang |date=February 4, 2009 |publisher=tgdaily.com |access-date=2009-06-16 |url-status=dead |archive-url=https://web.archive.org/web/20090524133306/http://www.tgdaily.com/content/view/41316/139/ |archive-date=May 24, 2009 }}<nowiki></ref></nowiki> चूंकि, 2009 तक, वर्तमान डीरैम चिप्स केवल 50 nm प्रक्रिया में माइग्रेट होने लगे थे। रेफरी>{{cite web |url=http://www.dailytech.com/DDR3+Will+be+Cheaper+Faster+in+2009/article13977.htm |title=DDR3 2009 में सस्ता, तेज होगा|last=Jansen |first=Ng |date=January 20, 2009 |publisher=dailytech.com |access-date=2009-06-17 |url-status=dead |archive-url=https://web.archive.org/web/20090622084614/http://www.dailytech.com/DDR3+Will+be+Cheaper+Faster+in+2009/article13977.htm |archive-date=June 22, 2009 }}</ref> जनवरी 2011 में, सैमसंग ने 30 एनएम 2048 एमबी के परीक्षण को पूरा करने और जारी करने की घोषणा की{{binpre}} डीडीआर4 डीरैम मॉड्यूल। इसमें 1.2 V पर 2.13 Gbit/s की अधिकतम बैंडविड्थ है, [[ छद्म खुली नाली ]] तकनीक का उपयोग करता है और समकक्ष डीडीआर3 मॉड्यूल की तुलना में 40% कम बिजली लेता है।<ref>{{cite web |title=Samsung Develops Industry's First DDR4 DRAM, Using 30nm Class Technology |url=http://www.samsung.com/us/business/semiconductor/newsView.do?news_id=1202 |publisher=Samsung |access-date=2011-03-13 |date=2011-01-04}}</ref><ref>{{cite web |url=http://www.techspot.com/news/41818-samsung-develops-ddr4-memory-up-to-40-more-efficient.html |title=Samsung develops DDR4 memory, up to 40% more efficient |work=TechSpot}}</ref>
+फरवरी 2009 में, सैमसंग ने 40 एनएम डीआरएएम चिप्स को मान्य किया, जिसे डीडीआर4 विकास की दिशा में एक महत्वपूर्ण कदम माना गया।<ref>{{cite news |url=http://www.tgdaily.com/content/view/41316/139/ |title=सैमसंग DDR4 को पहले मान्य 40 एनएम DRAM के साथ संकेत देता है|last=Gruener |first=Wolfgang |date=February 4, 2009 |publisher=tgdaily.com |access-date=2009-06-16 |url-status=dead |archive-url=https://web.archive.org/web/20090524133306/http://www.tgdaily.com/content/view/41316/139/ |archive-date=May 24, 2009 }}</ref> क्योंकि 2009 तक, वर्तमान डीआरएएम चिप्स केवल 50 एनएम प्रक्रिया में माइग्रेट करना प्रारंभ कर रहे थे।<ref>{{cite web |url=http://www.dailytech.com/DDR3+Will+be+Cheaper+Faster+in+2009/article13977.htm |title=DDR3 2009 में सस्ता, तेज होगा|last=Jansen |first=Ng |date=January 20, 2009 |publisher=dailytech.com |access-date=2009-06-17 |url-status=dead |archive-url=https://web.archive.org/web/20090622084614/http://www.dailytech.com/DDR3+Will+be+Cheaper+Faster+in+2009/article13977.htm |archive-date=June 22, 2009 }}</ref> जनवरी 2011 में, सैमसंग ने 30 एनएम 2048 एमबी{{binpre}} डीडीआर4 डीआरएएम मॉड्यूल के परीक्षण के पूरा होने और जारी करने की घोषणा की। इसमें 1.2 V पर 2.13 Gbit/s की अधिकतम बैंडविड्थ है, सूडो ओपन ड्रेन विधि का उपयोग करता है और समकक्ष DDR3 मॉड्यूल की तुलना में 40% कम विद्युत लेता है।<ref>{{cite web |title=Samsung Develops Industry's First DDR4 DRAM, Using 30nm Class Technology |url=http://www.samsung.com/us/business/semiconductor/newsView.do?news_id=1202 |publisher=Samsung |access-date=2011-03-13 |date=2011-01-04}}</ref><ref>{{cite web |url=http://www.techspot.com/news/41818-samsung-develops-ddr4-memory-up-to-40-more-efficient.html |title=Samsung develops DDR4 memory, up to 40% more efficient |work=TechSpot}}</ref>
-=== अंधेरा ===
+=== डीडीआर5 ===
-{{Main|DDR5 SDRAM}}
+{{Main|डीडीआर5 एसडीआरएएम}}
-मार्च 2017 में, जेईडीईसी ने घोषणा की कि डीडीआर5 मानक विकास के अधीन है,<ref>{{cite press release |title=JEDEC DDR5 & NVDIMM-P Standards Under Development |url=https://www.jedec.org/news/pressreleases/jedec-ddr5-nvdimm-p-standards-under-development |date=30 March 2017 |publisher=[[JEDEC]]}}</ref> किन्तु डीडीआर4 की बैंडविड्थ को दोगुना करने, बिजली की खपत को कम करने और 2018 में मानक प्रकाशित करने के लक्ष्यों के अतिरिक्त कोई विवरण नहीं दिया। मानक 14 जुलाई 2020 को जारी किया गया था।<ref name="anandtech-ddr5">{{cite web|url=https://www.anandtech.com/show/15912/ddr5-specification-released-setting-the-stage-for-ddr56400-and-beyond|title=DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond|last=Smith|first=Ryan|date=2020-07-14|website=AnandTech|access-date=2020-07-15}}</ref>
+मार्च 2017 में, जेईडीईसी ने घोषणा की कि डीडीआर5 मानक विकास के अधीन है,<ref>{{cite press release |title=JEDEC DDR5 & NVDIMM-P Standards Under Development |url=https://www.jedec.org/news/pressreleases/jedec-ddr5-nvdimm-p-standards-under-development |date=30 March 2017 |publisher=[[JEDEC]]}}</ref> किन्तु डीडीआर4 की बैंडविड्थ को दोगुना करने, विद्युत की खपत को कम करने और 2018 में मानक प्रकाशित करने के लक्ष्यों के अतिरिक्त कोई विवरण नहीं दिया। मानक 14 जुलाई 2020 को जारी किया गया था।<ref name="anandtech-ddr5">{{cite web|url=https://www.anandtech.com/show/15912/ddr5-specification-released-setting-the-stage-for-ddr56400-and-beyond|title=DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond|last=Smith|first=Ryan|date=2020-07-14|website=AnandTech|access-date=2020-07-15}}</ref>
@@ Line 296: / Line 306: @@
 एसएलडीआरएएम ने उच्च प्रदर्शन का दावा किया और आरडीआरएएम के खिलाफ प्रतिस्पर्धा की। इसे 1990 के दशक के अंत में SLDRAM कंसोर्टियम द्वारा विकसित किया गया था। SLDRAM कंसोर्टियम में लगभग 20 प्रमुख डीरैम और कंप्यूटर उद्योग निर्माता सम्मिलित थे। (SLDRAM कंसोर्टियम को SLDRAM Inc. के रूप में सम्मिलित किया गया और फिर इसका नाम उन्नत मेमोरी इंटरनेशनल, Inc. में बदल दिया गया)। SLDRAM एक [[खुला मानक]] था और इसके लिए लाइसेंस शुल्क की आवश्यकता नहीं थी। विशिष्टताओं को 200, 300 या 400 मेगाहर्ट्ज घड़ी आवृत्ति पर चलने वाली 64-बिट बस के लिए कहा जाता है। यह सभी संकेतों के एक ही लाइन पर होने और इस तरह कई लाइनों के तुल्यकालन समय से बचने के द्वारा प्राप्त किया जाता है। डीडीआर एसडीआरएएम की तरह, एसएलडीआरएएम एक डबल-पंप वाली बस का उपयोग करता है, जिससे इसे 400 की प्रभावी गति मिलती है,<ref>{{Citation |url=http://www.tomshardware.com/reviews/ram-guide,89-15.html |title=RAM Guide: SLDRAM |author=Dean Kent |publisher=Tom's Hardware |date=1998-10-24 |access-date=2011-01-01}}</ref> 600,<ref>{{Citation |url=http://icwic.cn/icwic/data/pdf/cd/cd011/12452.pdf |title=HYSL8M18D600A 600 Mb/s/pin 8M x 18 SLDRAM |type=data sheet |author=Hyundai Electronics |date=1997-12-20 |access-date=2011-12-27 |archive-url=https://web.archive.org/web/20120426081302/http://icwic.cn/icwic/data/pdf/cd/cd011/12452.pdf |archive-date=2012-04-26 |url-status=dead }}</ref> या 800 मीट्रिक टन/सेकंड। (1 मीट्रिक टन/सेकंड = 1000^2 स्थानान्तरण प्रति सेकंड)
-SLDRAM ने डिफरेंशियल कमांड क्लॉक (CCLK/CCLK#) के लगातार 4 किनारों पर 40-बिट कमांड पैकेट भेजने के लिए 11-बिट कमांड बस (10 कमांड बिट्स CA9:0 प्लस वन स्टार्ट-ऑफ-कमांड FLAG लाइन) का उपयोग किया। एसडीआरएएम के विपरीत, प्रति-चिप चयन संकेत नहीं थे; प्रत्येक चिप को रीसेट करते समय एक आईडी असाइन की गई थी, और कमांड में उस चिप की आईडी सम्मिलित थी जिसे इसे प्रोसेस करना चाहिए। दो अलग-अलग डेटा क्लॉक (DCLK0/DCLK0# और DCLK1/DCLK1#) में से एक का उपयोग करके डेटा को 18-बिट (प्रति चिप) डेटा बस में 4- या 8-वर्ड बर्स्ट में स्थानांतरित किया गया था। मानक एसडीआरएएम के विपरीत, घड़ी को डेटा स्रोत (रीड ऑपरेशन के मामले में एसएलडीआरएएम चिप) द्वारा उत्पन्न किया गया था और डेटा के समान दिशा में प्रेषित किया गया था, जिससे डेटा तिरछा कम हो गया। DCLK के स्रोत में परिवर्तन होने पर विराम की आवश्यकता से बचने के लिए, प्रत्येक आदेश निर्दिष्ट करता है कि वह किस DCLK जोड़ी का उपयोग करेगा।<ref>{{Citation |url=http://icwic.cn/icwic/data/pdf/cd/cd011/12407.pdf |pages=32–33 |title=SLD4M18DR400 400 Mb/s/pin 4M x 18 SLDRAM |type=data sheet |author=SLDRAM Inc. |date=1998-07-09 |access-date=2011-12-27 |archive-url=https://web.archive.org/web/20120426081159/http://icwic.cn/icwic/data/pdf/cd/cd011/12407.pdf |archive-date=2012-04-26 |url-status=dead }}</ref>
+SLDRAM ने डिफरेंशियल कमांड क्लॉक (CCLK/CCLK#) के लगातार 4 किनारों पर 40-बिट कमांड पैकेट भेजने के लिए 11-बिट कमांड बस (10 कमांड बिट्स CA9:0 प्लस वन स्टार्ट-ऑफ-कमांड FLAG लाइन) का उपयोग किया। एसडीआरएएम के विपरीत, प्रति-चिप चयन संकेत नहीं थे; प्रत्येक चिप को रीसेट करते समय एक आईडी असाइन की गई थी, और कमांड में उस चिप की आईडी सम्मिलित थी जिसे इसे प्रोसेस करना चाहिए। दो अलग-अलग डेटा क्लॉक (DCLK0/DCLK0# और DCLK1/DCLK1#) में से एक का उपयोग करके डेटा को 18-बिट (प्रति चिप) डेटा बस में 4- या 8-वर्ड बर्स्ट में स्थानांतरित किया गया था। मानक एसडीआरएएम के विपरीत, घड़ी को डेटा स्रोत (रीड ऑपरेशन के मामले में एसएलडीआरएएम चिप) द्वारा उत्पन्न किया गया था और डेटा के समान दिशा में प्रेषित किया गया था, जिससे डेटा तिरछा कम हो गया। DCLK के स्रोत में परिवर्तन होने पर विराम की आवश्यकता से बचने के लिए, प्रत्येक कमांड निर्दिष्ट करता है कि वह किस DCLK जोड़ी का उपयोग करेगा।<ref>{{Citation |url=http://icwic.cn/icwic/data/pdf/cd/cd011/12407.pdf |pages=32–33 |title=SLD4M18DR400 400 Mb/s/pin 4M x 18 SLDRAM |type=data sheet |author=SLDRAM Inc. |date=1998-07-09 |access-date=2011-12-27 |archive-url=https://web.archive.org/web/20120426081159/http://icwic.cn/icwic/data/pdf/cd/cd011/12407.pdf |archive-date=2012-04-26 |url-status=dead }}</ref>
-बुनियादी पढ़ने/लिखने के आदेश में सम्मिलित है (पहले शब्द के सीए 9 से प्रारंभ):
+बुनियादी पढ़ने/लिखने के कमांड में सम्मिलित है (पहले शब्द के सीए 9 से प्रारंभ):
 {|class="wikitable" style="text-align:center"
 |+SLDRAM Read, write or पंक्ति op request packet
@@ Line 323: / Line 333: @@
 व्यक्तिगत उपकरणों में 8-बिट आईडी थी। कमांड में भेजी गई आईडी की 9वीं बिट का उपयोग कई उपकरणों को संबोधित करने के लिए किया गया था। किसी भी संरेखित शक्ति-2 आकार के समूह को संबोधित किया जा सकता है। यदि प्रेषित एमएसबिट सेट किया गया था, तो प्रेषित पते के कम से कम महत्वपूर्ण 0 बिट तक और कम से कम महत्वपूर्ण बिट्स को अनदेखा कर दिया गया था, क्या यह मुझे संबोधित है? उद्देश्यों। (यदि ID8 बिट को वास्तव में ID0 से कम महत्वपूर्ण माना जाता है, तो यूनिकास्ट पता मिलान इस पैटर्न का एक विशेष मामला बन जाता है।)
-पढ़ने/लिखने के आदेश में msbit स्पष्ट था:
+पढ़ने/लिखने के कमांड में msbit स्पष्ट था:
 * सीएमडी5=0
 * CMD4=1 निर्दिष्ट पंक्ति को खोलने (सक्रिय करने) के लिए; CMD4=0 वर्तमान में खुली पंक्ति का उपयोग करने के लिए
@@ Line 331: / Line 341: @@
 * CMD0 उपयोग करने के लिए DCLK जोड़ी का चयन करता है (DCLK1 या DCLK0)
-विनिर्देश से एक उल्लेखनीय चूक प्रति-बाइट लेखन सक्षम थी; इसे CPU कैश और ECC मेमोरी वाले सिस्टम के लिए डिज़ाइन किया गया था, जो हमेशा कैश लाइन के गुणकों में लिखते हैं।
+विनिर्देश से एक उल्लेखनीय चूक प्रति-बाइट लेखन सक्षम थी; इसे CPU कैश और ECC मेमोरी वाले प्रणाली के लिए डिज़ाइन किया गया था, जो हमेशा कैश लाइन के गुणकों में लिखते हैं।
-अतिरिक्त आदेश (सीएमडी 5 सेट के साथ) डेटा ट्रांसफर के बिना पंक्तियों को खोला और बंद किया, रीफ्रेश ऑपरेशंस किए, कॉन्फ़िगरेशन रजिस्टरों को पढ़ा या लिखा, और अन्य रखरखाव संचालन किए। इन आदेशों में से अधिकांश ने एक अतिरिक्त 4-बिट उप-आईडी (5 बिट्स के रूप में भेजा गया, प्राथमिक आईडी के समान बहु-गंतव्य एन्कोडिंग का उपयोग करके) का समर्थन किया, जिसका उपयोग उन उपकरणों को अलग करने के लिए किया जा सकता है जिन्हें एक ही प्राथमिक आईडी सौंपी गई थी क्योंकि वे जुड़े हुए थे समानांतर और हमेशा एक ही समय में पढ़ा/लिखा जाता है।
+अतिरिक्त कमांड (सीएमडी 5 सेट के साथ) डेटा ट्रांसफर के बिना पंक्तियों को खोला और बंद किया, रीफ्रेश ऑपरेशंस किए, कॉन्फ़िगरेशन रजिस्टरों को पढ़ा या लिखा, और अन्य रखरखाव संचालन किए। इन कमांडों में से अधिकांश ने एक अतिरिक्त 4-बिट उप-आईडी (5 बिट्स के रूप में भेजा गया, प्राथमिक आईडी के समान बहु-गंतव्य एन्कोडिंग का उपयोग करके) का समर्थन किया, जिसका उपयोग उन उपकरणों को अलग करने के लिए किया जा सकता है जिन्हें एक ही प्राथमिक आईडी सौंपी गई थी क्योंकि वे जुड़े हुए थे समानांतर और हमेशा एक ही समय में पढ़ा/लिखा जाता है।
 विभिन्न उपकरण समय मापदंडों को नियंत्रित करने के लिए कई 8-बिट नियंत्रण रजिस्टर और 32-बिट स्थिति रजिस्टर थे।
@@ Line 340: / Line 350: @@
 वीसीएम एसडीआरएएम का एक मालिकाना प्रकार था जिसे [[एनईसी]] द्वारा डिजाइन किया गया था, किन्तु बिना लाइसेंस शुल्क के खुले मानक के रूप में जारी किया गया था। यह मानक एसडीआरएएम के साथ पिन-संगत है, किन्तु कमांड अलग हैं। प्रौद्योगिकी आरडीआरएएम की एक संभावित प्रतियोगी थी क्योंकि वीसीएम लगभग उतना महंगा नहीं था जितना कि आरडीआरएएम था। एक वर्चुअल चैनल मेमोरी (वीसीएम) मॉड्यूल यांत्रिक और विद्युत रूप से मानक एसडीआरएएम के साथ संगत है, इसलिए दोनों के लिए समर्थन केवल [[स्मृति नियंत्रक]] की क्षमताओं पर निर्भर करता है। 1990 के दशक के अंत में, कई पीसी [[नॉर्थब्रिज (कंप्यूटिंग)]] चिपसेट (जैसे वीआईए चिपसेट की लोकप्रिय सूची # स्लॉट ए और सॉकेट ए) में वीसीएसडीआरएएम समर्थन सम्मिलित था।
-VCM 16 चैनल बफ़र्स का एक SRAM कैश सम्मिलित करता है, प्रत्येक 1/4 पंक्ति खंड आकार में, डीरैम बैंकों की भावना प्रवर्धक पंक्तियों और डेटा I / O पिन के बीच। VCएसडीरैम के लिए अद्वितीय आदेशों को प्रीफ़ेच और पुनर्स्थापित करें, डीरैम की अर्थ प्रवर्धक पंक्ति और चैनल बफ़र्स के बीच डेटा कॉपी करें, जबकि एसडीरैम के पढ़ने और लिखने के आदेशों के समतुल्य एक्सेस करने के लिए एक चैनल संख्या निर्दिष्ट करें। इस प्रकार डीआरएएम सरणी की वर्तमान सक्रिय स्थिति से स्वतंत्र रूप से पढ़ा और लिखा जा सकता है, एक समय में पहुंच के लिए चार पूर्ण डीआरएएम पंक्तियों के बराबर खुले होने के साथ। यह मानक दो-बैंक एसडीआरएएम में संभव दो खुली पंक्तियों में सुधार है। (वास्तव में एक 17वां डमी चैनल है जिसका उपयोग कुछ कार्यों के लिए किया जाता है।)
+VCM 16 चैनल बफ़र्स का एक SRAM कैश सम्मिलित करता है, प्रत्येक 1/4 पंक्ति खंड आकार में, डीरैम बैंकों की भावना प्रवर्धक पंक्तियों और डेटा I / O पिन के बीच। VCएसडीरैम के लिए अद्वितीय कमांडों को प्रीफ़ेच और पुनर्स्थापित करें, डीरैम की अर्थ प्रवर्धक पंक्ति और चैनल बफ़र्स के बीच डेटा कॉपी करें, जबकि एसडीरैम के पढ़ने और लिखने के कमांडों के समतुल्य एक्सेस करने के लिए एक चैनल संख्या निर्दिष्ट करें। इस प्रकार डीआरएएम सरणी की वर्तमान सक्रिय स्थिति से स्वतंत्र रूप से पढ़ा और लिखा जा सकता है, एक समय में पहुंच के लिए चार पूर्ण डीआरएएम पंक्तियों के बराबर खुले होने के साथ। यह मानक दो-बैंक एसडीआरएएम में संभव दो खुली पंक्तियों में सुधार है। (वास्तव में एक 17वां डमी चैनल है जिसका उपयोग कुछ कार्यों के लिए किया जाता है।)
-वीसीएसडीआरएएम से पढ़ने के लिए, सक्रिय कमांड के बाद, सेंस एम्पलीफायर सरणी से चैनल एसडीआरएएम में डेटा कॉपी करने के लिए एक प्रीफैच कमांड की आवश्यकता होती है। यह कमांड एक बैंक, दो बिट कॉलम एड्रेस (पंक्ति के सेगमेंट का चयन करने के लिए), और चैनल नंबर के चार बिट्स को निर्दिष्ट करता है। एक बार ऐसा करने के बाद, डीरैम सरणी को प्रीचार्ज किया जा सकता है, जबकि चैनल बफर को पढ़ने के आदेश जारी रहते हैं। लिखने के लिए, पहले डेटा को एक चैनल बफ़र में लिखा जाता है (सामान्यतः पूर्व में प्रीफ़ेच कमांड का उपयोग करके आरंभ किया जाता है), फिर एक रीस्टोर कमांड, प्रीफ़ेच कमांड के समान पैरामीटर के साथ, चैनल से डेटा के एक सेगमेंट को अर्थ प्रवर्धक सरणी में कॉपी करता है।
+वीसीएसडीआरएएम से पढ़ने के लिए, सक्रिय कमांड के बाद, सेंस एम्पलीफायर सरणी से चैनल एसडीआरएएम में डेटा कॉपी करने के लिए एक प्रीफैच कमांड की आवश्यकता होती है। यह कमांड एक बैंक, दो बिट कॉलम एड्रेस (पंक्ति के सेगमेंट का चयन करने के लिए), और चैनल नंबर के चार बिट्स को निर्दिष्ट करता है। एक बार ऐसा करने के बाद, डीरैम सरणी को प्रीचार्ज किया जा सकता है, जबकि चैनल बफर को पढ़ने के कमांड जारी रहते हैं। लिखने के लिए, पहले डेटा को एक चैनल बफ़र में लिखा जाता है (सामान्यतः पूर्व में प्रीफ़ेच कमांड का उपयोग करके आरंभ किया जाता है), फिर एक रीस्टोर कमांड, प्रीफ़ेच कमांड के समान पैरामीटर के साथ, चैनल से डेटा के एक सेगमेंट को अर्थ प्रवर्धक सरणी में कॉपी करता है।
-एक सामान्य एसडीआरएएम लेखन के विपरीत, जिसे एक सक्रिय (खुली) पंक्ति में किया जाना चाहिए, जब पुनर्स्थापना आदेश जारी किया जाता है तो वीसीएसडीआरएएम बैंक को प्रीचार्ज (बंद) होना चाहिए। रिस्टोर कमांड निर्दिष्ट करने के तुरंत बाद एक सक्रिय कमांड डीआरएएम पंक्ति को डीआरएएम सरणी में लिखने को पूरा करता है। इसके अतिरिक्त, एक 17वां डमी चैनल है जो वर्तमान में खुली पंक्ति को लिखने की अनुमति देता है। इसे पढ़ा नहीं जा सकता है, किन्तु अर्थ प्रवर्धक सरणी में प्रीफ़ेच किया जा सकता है, लिखा जा सकता है और पुनर्स्थापित किया जा सकता है।<ref>{{Citation |url=https://www.notebookservice030.de/downloads/docs/HYB39V64x0yT.pdf |archive-url=https://web.archive.org/web/20181112021502/https://www.notebookservice030.de/downloads/docs/HYB39V64x0yT.pdf |archive-date=2018-11-12 |url-status=live |title=HYB39V64x0yT 64MBit Virtual Channel SDRAM |author=Siemens Semiconductor Group }}</ref><ref>{{Citation |url=http://www.ic72.com/pdf_file/u/32271.pdf |archive-url=https://web.archive.org/web/20131203022329/http://www.ic72.com/pdf_file/u/32271.pdf |archive-date=2013-12-03 |url-status=live |title=128M-BIT VirtualChannel SDRAM preliminary datasheet |author=NEC |year=1999 |access-date=2012-07-17}}</ref>
+एक सामान्य एसडीआरएएम लेखन के विपरीत, जिसे एक सक्रिय (खुली) पंक्ति में किया जाना चाहिए, जब पुनर्स्थापना कमांड जारी किया जाता है तो वीसीएसडीआरएएम बैंक को प्रीचार्ज (बंद) होना चाहिए। रिस्टोर कमांड निर्दिष्ट करने के तुरंत बाद एक सक्रिय कमांड डीआरएएम पंक्ति को डीआरएएम सरणी में लिखने को पूरा करता है। इसके अतिरिक्त, एक 17वां डमी चैनल है जो वर्तमान में खुली पंक्ति को लिखने की अनुमति देता है। इसे पढ़ा नहीं जा सकता है, किन्तु अर्थ प्रवर्धक सरणी में प्रीफ़ेच किया जा सकता है, लिखा जा सकता है और पुनर्स्थापित किया जा सकता है।<ref>{{Citation |url=https://www.notebookservice030.de/downloads/docs/HYB39V64x0yT.pdf |archive-url=https://web.archive.org/web/20181112021502/https://www.notebookservice030.de/downloads/docs/HYB39V64x0yT.pdf |archive-date=2018-11-12 |url-status=live |title=HYB39V64x0yT 64MBit Virtual Channel SDRAM |author=Siemens Semiconductor Group }}</ref><ref>{{Citation |url=http://www.ic72.com/pdf_file/u/32271.pdf |archive-url=https://web.archive.org/web/20131203022329/http://www.ic72.com/pdf_file/u/32271.pdf |archive-date=2013-12-03 |url-status=live |title=128M-BIT VirtualChannel SDRAM preliminary datasheet |author=NEC |year=1999 |access-date=2012-07-17}}</ref>
-चूंकि सामान्यतः एक खंड को उसी स्मृति पते पर पुनर्स्थापित किया जाता है, जिससे इसे प्रीफ़ेच किया गया था, चैनल बफ़र्स का उपयोग बड़े, संरेखित मेमोरी ब्लॉकों की बहुत कुशल प्रतिलिपि बनाने या समाशोधन के लिए भी किया जा सकता है। (क्वार्टर-पंक्ति खंडों का उपयोग इस तथ्य से संचालित होता है कि डीरैम कोशिकाएं SRAM कोशिकाओं की तुलना में संकरी होती हैं। SRAM बिट्स को चार डीरैम बिट्स के रूप में डिज़ाइन किया गया है, और वे चार डीरैम बिट्स में से एक से आसानी से जुड़े हुए हैं।) अतिरिक्त आदेश खंडों की एक जोड़ी को चैनलों की एक जोड़ी के लिए प्रीफ़ेच करते हैं, और एक वैकल्पिक कमांड रैंडम रीड्स के ओवरहेड को कम करने के लिए प्रीफ़ेच, रीड और प्रीचार्ज को जोड़ती है।
+चूंकि सामान्यतः एक खंड को उसी स्मृति पते पर पुनर्स्थापित किया जाता है, जिससे इसे प्रीफ़ेच किया गया था, चैनल बफ़र्स का उपयोग बड़े, संरेखित मेमोरी ब्लॉकों की बहुत कुशल प्रतिलिपि बनाने या समाशोधन के लिए भी किया जा सकता है। (क्वार्टर-पंक्ति खंडों का उपयोग इस तथ्य से संचालित होता है कि डीरैम कोशिकाएं SRAM कोशिकाओं की तुलना में संकरी होती हैं। SRAM बिट्स को चार डीरैम बिट्स के रूप में डिज़ाइन किया गया है, और वे चार डीरैम बिट्स में से एक से आसानी से जुड़े हुए हैं।) अतिरिक्त कमांड खंडों की एक जोड़ी को चैनलों की एक जोड़ी के लिए प्रीफ़ेच करते हैं, और एक वैकल्पिक कमांड रैंडम रीड्स के ओवरहेड को कम करने के लिए प्रीफ़ेच, रीड और प्रीचार्ज को जोड़ती है।
-उपरोक्त जेईडीईसी-मानकीकृत आदेश हैं। पहले के चिप्स डमी चैनल या पेयर प्रीफेच का समर्थन नहीं करते थे, और प्रीचार्ज के लिए एक अलग एन्कोडिंग का उपयोग करते थे।
+उपरोक्त जेईडीईसी-मानकीकृत कमांड हैं। पहले के चिप्स डमी चैनल या पेयर प्रीफेच का समर्थन नहीं करते थे, और प्रीचार्ज के लिए एक अलग एन्कोडिंग का उपयोग करते थे।
 एक 13-बिट एड्रेस बस, जैसा कि यहां दिखाया गया है, 128 एमबिट तक के डिवाइस के लिए उपयुक्त है{{binpre}}. इसके दो बैंक हैं, प्रत्येक में 8,192 पंक्तियाँ और 8,192 कॉलम हैं। इस प्रकार, पंक्ति पते 13 बिट्स हैं, सेगमेंट पते दो बिट्स हैं, और आठ कॉलम एड्रेस बिट्स को सेगमेंट में 2,048 बिट्स (256 बाइट्स) से एक बाइट चुनने की आवश्यकता है।
@@ Line 354: / Line 364: @@
 तुल्यकालिक ग्राफिक्स रैम (एसजीआरएएम) ग्राफिक्स एडेप्टर के लिए एसडीआरएएम का एक विशेष रूप है। यह [[वीडियो कार्ड]] पर पाए जाने वाले [[ बनावट स्मृति ]] और [[फ्रेम बफर]] जैसे ग्राफिक्स से संबंधित कार्यों के लिए डिज़ाइन किया गया है। यह [[बिट मास्क]]िंग (दूसरों को प्रभावित किए बिना निर्दिष्ट बिट प्लेन में लिखना) और ब्लॉक राइट (एक ही रंग के साथ मेमोरी के ब्लॉक को भरना) जैसे कार्यों को जोड़ता है। वीडियो रैम (डुअल-पोर्टेड डीरैम) और [[WRAM (मेमोरी)]] के विपरीत, SGRAM सिंगल-पोर्टेड है। चूँकि, यह एक साथ दो मेमोरी पेज खोल सकता है, जो [[डुअल-पोर्टेड रैम]] का अनुकरण करता है। अन्य वीडियो रैम तकनीकों की डुअल-पोर्ट प्रकृति।
-<nowiki>सबसे पहले ज्ञात SGRAM मेमोरी 8 हैं{{nbsp}एमबीटी</nowiki>{{binpre}} 1994 तक के चिप्स: [[ Hitachi ]] HM5283206, नवंबर 1994 में पेश किया गया,<ref name="HM5283206"/>और NEC μPD481850, दिसंबर 1994 में पेश किया गया।<ref name="D481850"/>एसजीआरएएम का उपयोग करने वाला सबसे पहला ज्ञात व्यावसायिक उपकरण [[सोनी]] का [[प्लेस्टेशन (कंसोल)]] (पीएस) [[ विडियो गेम कंसोल ]] है, जो जापानी [[प्लेस्टेशन मॉडल]] से प्रारंभ होता है। एनईसी μPD481850 चिप का उपयोग करते हुए दिसंबर 1995 में एससीपीएच-5000 मॉडल जारी किया गया।<ref>{{cite web |title=PU-18 |url=http://wiki.psxdev.ru/index.php/PU-18 |website=PSXDEV |access-date=10 July 2019}}</ref><ref name="nec1995"/>
+<nowiki>सबसे पहले ज्ञात SGRAM मेमोरी 8 हैं{{nbsp}एमबीटी</nowiki>{{binpre}} 1994 तक के चिप्स: [[ Hitachi ]] HM5283206, नवंबर 1994 में प्रस्तुत किया गया,<ref name="HM5283206"/>और NEC μPD481850, दिसंबर 1994 में प्रस्तुत किया गया।<ref name="D481850"/>एसजीआरएएम का उपयोग करने वाला सबसे पहला ज्ञात व्यावसायिक उपकरण [[सोनी]] का [[प्लेस्टेशन (कंसोल)]] (पीएस) [[ विडियो गेम कंसोल ]] है, जो जापानी [[प्लेस्टेशन मॉडल]] से प्रारंभ होता है। एनईसी μPD481850 चिप का उपयोग करते हुए दिसंबर 1995 में एससीपीएच-5000 मॉडल जारी किया गया।<ref>{{cite web |title=PU-18 |url=http://wiki.psxdev.ru/index.php/PU-18 |website=PSXDEV |access-date=10 July 2019}}</ref><ref name="nec1995"/>
@@ Line 363: / Line 373: @@
 ग्राफिक्स डबल डेटा दर एसडीआरएएम ([[सदराम विश्वासघात]]) एक प्रकार का विशेष डीडीआर एसडीआरएएम है जिसे [[ ग्राफ़िक्स प्रोसेसिंग युनिट ]] (जीपीयू) की मुख्य मेमोरी के रूप में उपयोग करने के लिए डिज़ाइन किया गया है। जीडीडीआर एसडीआरएएम डीडीआर एसडीआरएएम जैसे डीडीआर3 जैसे कमोडिटी प्रकारों से अलग है, चूंकि वे कुछ मुख्य तकनीकों को साझा करते हैं। उनकी प्राथमिक विशेषताएं डीरैम कोर और I/O इंटरफ़ेस दोनों के लिए उच्च क्लॉक फ़्रीक्वेंसी हैं, जो GPU के लिए अधिक मेमोरी बैंडविड्थ प्रदान करती हैं। 2018 तक, Gडीडीआर की लगातार छह पीढ़ियां हैं: [[GDDR2|जीडीडीआर2]], [[GDDR3|जीडीडीआर3]], [[GDDR4|जीडीडीआर4]], [[GDDR5|जीडीडीआर5]], और [[GDDR5X|जीडीडीआर5X]], [[GDDR6|जीडीडीआर6]]।
-<nowiki>जीडीडीआर को प्रारंभ में डीडीआर SGRAM के नाम से जाना जाता था। इसे व्यावसायिक रूप से 16 के रूप में पेश किया गया था{{nbsp}</nowiki>[[मेगाबिट्स]]{{binpre}} 1998 में सैमसंग इलेक्ट्रॉनिक्स द्वारा मेमोरी चिप।<ref name="samsung98"/>
+<nowiki>जीडीडीआर को प्रारंभ में डीडीआर SGRAM के नाम से जाना जाता था। इसे व्यावसायिक रूप से 16 के रूप में प्रस्तुत किया गया था{{nbsp}</nowiki>[[मेगाबिट्स]]{{binpre}} 1998 में सैमसंग इलेक्ट्रॉनिक्स द्वारा मेमोरी चिप।<ref name="samsung98"/>
@@ Line 941: / Line 951: @@
 * [[सीरियल उपस्थिति का पता लगाने]] - एसडीआरएएम मॉड्यूल पर समय डेटा के साथ ईईपीरोम
 * [http://taututorial.yolasite.com/ एसडीरैम ट्यूटोरियल] - तेल-अवीव विश्वविद्यालय के छात्रों द्वारा निर्मित फ्लैश वेबसाइट
-* [http://drum.lib.umd.edu/bitstream/1903/11269/1/Gross_umd_0117N_11844.pdf हाई-परफॉर्मेंस DRAM सिस्टम डिज़ाइन की बाधाओं और विचार] में एसडीरैम आर्किटेक्चर/शब्दावली और कमांड टाइमिंग निर्भरता की एक संक्षिप्त किन्तु गहन समीक्षा। , मैरीलैंड विश्वविद्यालय से एक मास्टर थीसिस।
+* [http://drum.lib.umd.edu/bitstream/1903/11269/1/Gross_umd_0117N_11844.pdf हाई-परफॉर्मेंस DRAM प्रणाली डिज़ाइन की बाधाओं और विचार] में एसडीरैम आर्किटेक्चर/शब्दावली और कमांड टाइमिंग निर्भरता की एक संक्षिप्त किन्तु गहन समीक्षा। , मैरीलैंड विश्वविद्यालय से एक मास्टर थीसिस।
 == संदर्भ ==
@@ Line 950: / Line 960: @@
 * [http://www.anandtech.com/show/3851/ Everything you always wanted to know about एसडीरैम (memory), but were afraid to ask], August 2010, [[AnandTech]]
 * [http://www.hardwaresecrets.com/understanding-ram-timings/ Understanding RAM Timings], May 2011, Hardware Secrets
-* [https://web.archive.org/web/20030803094457/http://developer.intel.com/technology/memory/pc133sdram/spec/sdram133.pdf PC एसडीरैम Specification, Rev 1.7]
+* [https://web.archive.org/web/20030803094457/http://developer.intel.com/technology/memory/pc133sdram/spec/sdram133.pdf पीसी एसडीरैम Specification, Rev 1.7]
-* [https://web.archive.org/web/20030429115837/http://developer.intel.com/technology/memory/pc133sdram/spec/PC133sodm1_0c1.pdf 133MHz PC133 एसडीरैम SO-डीआईएमएम Specification]
+* [https://web.archive.org/web/20030429115837/http://developer.intel.com/technology/memory/pc133sdram/spec/PC133sodm1_0c1.pdf 133MHz पीसी133 एसडीरैम SO-डीआईएमएम Specification]
-* [https://web.archive.org/web/20030803113813/http://developer.intel.com/technology/memory/pc133sdram/spec/Spdsd12b.pdf PC एसडीरैम Serial Presence Detect (SPD) Specification, Rev 1.2B]
+* [https://web.archive.org/web/20030803113813/http://developer.intel.com/technology/memory/pc133sdram/spec/Spdsd12b.pdf पीसी एसडीरैम Serial Presence Detect (SPD) Specification, Rev 1.2B]
 {{DRAM}}

Anonymous

Search