अर्ध-विलंब-असंवेदनशील परिपथ

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डिजिटल तर्क प्रारुप में, एक अतुल्यकालिक परिपथ अर्ध विलंब असंवेदनशील (क्यूडीआई) होता है जब यह सही प्रकार से संचालित होता है, तो ट्यूरिंग-पूर्ण होने के लिए सबसे कमजोर अपवाद के साथ गेट और तार विलंब से स्वतंत्र होता है।[timing 1][timing 2]

समीक्षा

लाभ

  • भिन्नता, तापमान में बदलाव, परिपथ पुनर्रचना और एफपीजीए पुनः मानचित्रित के लिए मजबूत है।
  • प्राकृतिक स्थिति अनुक्रमण सम्मिश्र नियंत्रण परिपथिकी की सुविधा प्रदान करता है।
  • स्वचालित क्लॉक गेटिंग और गणना-निर्भर चक्र समय सबसे निकृष्‍टतम् के बदले औसत-स्थिति कार्यभार विशेषताओं के लिए अनुकूलन करके गतिशील शक्ति को बचा सकता है और साद्यांत को बढ़ा सकता है।

हानि

  • विलंब असंवेदनशील एन्कोडिंग के लिए सामान्यतः समान डेटा के लिए दोगुने तारों की आवश्यकता होती है।
  • संचार प्रोटोकॉल और एन्कोडिंग के लिए सामान्यतः समान कार्यक्षमता के लिए दोगुने उपकरणों की आवश्यकता होती है।

चिप्स

क्यूडीआई परिपथ का उपयोग बड़ी संख्या में अनुसंधान चिप्स के निर्माण के लिए किया गया है, जिनमें से एक छोटा चयन इस प्रकार है।

  • कैल्टेक का अतुल्यकालिक माइक्रोप्रोसेसर[chips 1]
  • टोक्यो विश्वविद्यालय TITAC[chips 2]और TITAC-2[chips 3]प्रोसेसर

सिद्धांत

क्यूडीआई पाइपलाइन (कंप्यूटिंग) परिपथ
क्यूडीआई पाइपलाइन (कंप्यूटिंग) स्थिति नियम प्रणाली

सबसे सरल क्यूडीआई परिपथ एक रिंग ऑसिलेटर है जिसे इन्वर्टर (लॉजिक गेट) के एक चक्र का उपयोग करके कार्यान्वित किया जाता है। प्रत्येक गेट अपने आउटपुट नोड पर दो स्थिति चलाता है। पुल अप नेटवर्क या तो नोड के वोल्टेज को जीएनडी से वीडीडी तक ले जाता है या पुल डाउन नेटवर्क को वीडीडी से जीएनडी तक ले जाता है। यह रिंग ऑसिलेटर को कुल छह स्थिति देता हैं।

मल्टी-इनपुट गेट का उपयोग करके एकाधिक चक्रों को जोड़ा जा सकता है। एक c-तत्व, जो अपने आउटपुट में मूल्य की प्रतिलिपि बनाने से पहले अपने इनपुट के मिलान की प्रतीक्षा करते है, इसका उपयोग कई चक्रों को तुल्यकालित करने के लिए किया जा सकता है। यदि एक चक्र दूसरे से पहले c-तत्व तक पहुंचता है, तो उसे प्रतीक्षा करने के लिए अनिवार्य होना पड़ता है। इनमें से तीन या अधिक चक्रों को तुल्यकालन करने से एक पाइपलाइन (कंप्यूटिंग) बनती है जो चक्रों को एक के बाद प्रेरक करने की अनुमति देती है।

यदि चक्रों को परस्पर अनन्य माना जाता है, तो उन्हें संयोजन तर्क (और, या) का उपयोग करके जोड़ा जा सकता है। यह सक्रिय चक्र को निष्क्रिय चक्रों पर ध्यान दिए बिना जारी रखने की अनुमति देता है, और सामान्यतः विलंब असंवेदनशील परिपथ एन्कोडिंग को उपयोजित करने के लिए उपयोग किया जाता है।

बड़ी प्रणालियों के लिए, इसे प्रबंधित करना बहुत अधिक है। इसलिए, उन्हें प्रक्रियाओं में विभाजित किया गया है। प्रत्येक प्रक्रिया चैनलों में समूहित चक्रों के एक समुच्चय के मध्य बातचीत का वर्णन करती है, और प्रक्रिया सीमा इन चक्रों को चैनल पोर्ट में तोड़ देती है। प्रत्येक पोर्ट में अनुरोध नोड्स का एक समुच्चय होता है जो डेटा को एन्कोड करता है और उन नोड्स को स्वीकार करता है जो डेटालेस होते हैं। अनुरोध को संचालित करने वाली प्रक्रिया प्रेषक है जबकि स्वीकृति को संचालित करने वाली प्रक्रिया प्राप्तकर्ता है। अब, प्रेषक और प्राप्तकर्ता कुछ प्रोटोकॉल का उपयोग करके संचार करते हैं[synthesis 1]और एक प्रक्रिया से दूसरी प्रक्रिया तक संचार क्रियाओं की क्रमिक प्रवर्तन पाइपलाइन को पार करने वाले टोकन के रूप में तैयार करते हैं।

स्थिरता और अहस्तक्षेप

क्यूडीआई परिपथ के सही संचालन के लिए आवश्यक है कि स्थिति मोनोटोनिक डिजिटल परिवर्तन तक सीमित है। अस्थिरता (ग्लिच) या हस्तक्षेप (कम) प्रणाली को अमान्य स्थिति में मजबूर कर सकता है जिससे अशुद्ध/अस्थिर परिणाम, गतिरोध और परिपथ क्षति हो सकता है। वर्णित चक्रीय संरचना जो स्थिरता सुनिश्चित करती है उसे स्वीकृति कहा जाता है। एक परिवर्तन T1 दूसरे T2 को स्वीकार करता है यदिT1से T2 तकस्थिति का एक कारण अनुक्रम है जोT1के पूरा होने तकT2को घटित होने से रोकता है।[timing 3][timing 4][timing 1] डीआई परिपथ के लिए, प्रत्येक परिवर्तन को अपने संबंधित गेट के प्रत्येक इनपुट को स्वीकार करना होता है। क्यूडीआई परिपथ के लिए, कुछ अपवाद हैं जिनमें स्थिरता गुण को कार्य-कारण के बदले लेआउट बाधाओं के साथ गारंटीकृत समय मान्यताओं का उपयोग करके बनाए रखा जाता है।[layout 1]

समकालिक फोर्क पुर्वानुमान

एक आइसोक्रोनिक फोर्क एक तार फोर्क है जिसमें एक छोर तार को चलाने वाले परिवर्तन को स्वीकार नहीं करता है। ऐसे फोर्क का एक अच्छा उदाहरण पूर्वघान अर्ध बफर के मानक कार्यान्वयन में पाया जा सकता है। आइसोक्रोनिक फोर्क दो प्रकार के होते हैं। एक असममित आइसोक्रोनिक फोर्क मानता है कि गैर-स्वीकृति वाले छोर पर परिवर्तन पहले होता है या जब परिवर्तन को स्वीकार करने वाले छोर पर देखा जाता है। एक सममित समकालिक फोर्क यह सुनिश्चित करता है कि दोनों सिरे एक साथ परिवर्तन का निरीक्षण करते है। क्यूडीआई परिपथ में, तार फोर्क चलाने वाले प्रत्येक परिवर्तन को उस फोर्क के कम से कम एक छोर से स्वीकार किया जाता है। इस अवधारणा को पहली बार ए.जे. मार्टिन द्वारा प्रस्तावित किया गया था ताकि क्यूडीआई आवश्यकताओं को पूरा करने वाले और नहीं करने वाले अतुल्यकालिक परिपथ के मध्य अंतर किया जा सकता है। मार्टिन ने यह भी स्थापित किया कि उपलब्ध परिपथ तत्वों के बारे में उचित धारणाओं को देखते हुए कम से कम कुछ आइसोक्रोनिक फोर्क को सम्मिलित किए बिना उपयोगी व्यवस्था प्रारुप करना असंभव है।[timing 1]लंबे समय से आइसोक्रोनिक फोर्क को पूरी तरह से विलंब-असंवेदनशील प्रणालियों से दूर सबसे कमजोर समझौता माना जाता है।

वास्तव में, प्रत्येक CMOS गेट में पुल-अप और पुल-डाउन नेटवर्क के मध्य एक या अधिक आंतरिक आइसोक्रोनिक फोर्क होते हैं। पुल-डाउन नेटवर्क केवल इनपुट के ऊपर की ओर जाने वाले बदलावों को स्वीकार करता है जबकि पुल-अप नेटवर्क केवल नीचे की ओर जाने वाले बदलावों को स्वीकार करता है।

प्रतिकूल पथ पुर्वानुमान

प्रतिकूल पथ धारणा भी तार फोर्क से संबंधित है, लेकिन अंततः आइसोक्रोनिक फोर्क पुर्वानुमान से कमजोर है। तार के फोर्क के बाद परिपथ में किसी बिंदु पर, दो रास्तों को वापस एक में विलय होना चाहिए। प्रतिकूल पथ वह है जो तार फोर्क पर परिवर्तन को स्वीकार करने में विफल रहता है। यह पुर्वानुमान बताता है कि स्वीकार्य पथ से नीचे फैलता हुआ परिवर्तन प्रतिकूल पथ से नीचे जाने के बाद विलय बिंदु तक पहुंचता है।[timing 4] यह प्रभावी रूप से आइसोक्रोनिक फोर्क पुर्वानुमान को फोर्क तार की सीमाओं से अतिरिक्त और गेटों के जुड़े पथों में विस्तारित करता है।

अर्ध-चक्र समय पुर्वानुमान

यह धारणा प्रदर्शन की खोज में क्यूडीआई आवश्यकताओं को थोड़ा और शिथिल कर देता है। c-तत्व प्रभावी रूप से तीन द्वार हैं, तर्क, चालक और प्रतिक्रिया और अप्रतिलोम है। यदि बड़ी मात्रा में तर्क की आवश्यकता हो तो यह जटिल और क़ीमती हो जाता है। स्वीकृति प्रमेय में कहा गया है कि ड्राइवर को तर्क को स्वीकार करना होता है। अर्ध-चक्र समय की धारणा यह मानती है कि तर्क के इनपुट को स्विच करने की अनुमति देने से पहले ड्राइवर और फीडबैक स्थिर हो जाता है।[timing 5] यह अभिकल्प को सीधे तर्क के आउटपुट का उपयोग करने, ड्राइवर को उपमार्गन करने और उच्च आवृत्ति प्रसंस्करण के लिए छोटे चक्र बनाने की अनुमति देता है।

परमाणु सम्मिश्र द्वार

स्वचालित संश्लेषण साहित्य में बड़ी मात्रा में परमाणु सम्मिश्र द्वारों का उपयोग किया जाता है। ऐसा माना जाता है कि पेड़ की पत्तियों पर किसी भी इनपुट को फिर से स्विच करने की अनुमति देने से पहले गेटों का एक पेड़ पूरी तरह से परिवर्तित हो जाता है।[timing 6][timing 7] हालाँकि यह धारणा स्वचालित संश्लेषण उपकरणों को बुलबुला पुनर्गठन की समस्या को दूर करने की अनुमति देती है, लेकिन इन द्वारों की विश्वसनीयता की गारंटी देना कठिन होता है।

सापेक्ष समय

सापेक्ष समय क्यूडीआई परिपथ में स्वेच्छाचारी समय धारणाएं बनाने और उपयोजित करने के लिए एक रूपरेखा है। यह घटना आरेख में टूटे हुए चक्र को पूरा करने के लिए एक आभासी कार्य-कारण आर्क के रूप में एक समय धारणा का प्रतिनिधित्व करती है। यह डिजाइनर को व्यवस्थित रूप से मजबूती का त्याग करके उच्च साद्यांत और ऊर्जा दक्षता वाले परिपथ को प्रत्यक्ष करने की एक विधि के रूप में समय संबंधी धारणाओं के बारे में तर्क करने की अनुमति देती है।[timing 8][timing 9]

अभ्यावेदन

हार्डवेयर प्रक्रियाओं का संचार (सीएचपी)

हार्डवेयर प्रक्रियाओं का संचार (सीएचपी) क्यूडीआई परिपथ के लिए एक प्रोग्राम संकेतन है जो टोनी होरे की अनुक्रमिक प्रक्रियाओं का संचार (सीएसपी) और एड्सगर डब्ल्यू डिज्क्स्ट्रा के संरक्षित आदेश से प्रेरित है। वाक्यविन्यास को नीचे अवरोही प्राथमिकता में वर्णित किया गया है।[synthesis 2]

  • छोडनाskip कुछ नहीं करता हैं। यह बस पास-थ्रू स्थितियों के लिए परोक्षी के रूप में कार्य करता है।
  • डेटालेस समनुदेशन a+ नोड a के वोल्टेज को Vdd पर समुच्चय करता है जबकि a- a के वोल्टेज को GND पर समुच्चय करता है।
  • समनुदेशन a:= e अभिव्यक्ति e का मूल्यांकन करता है और फिर परिणामी मान को चर a को निर्दिष्ट करता है।
  • भेजें X!e अभिव्यक्तिe का मूल्यांकन करता है और फिर परिणामी मान को पूरे चैनल X पर भेजता है। X! एक डेटालेस प्रेषण है।
  • प्राप्‍ति X?a चैनल X पर कोई मान्य मान होने तक प्रतीक्षा करता है, फिर उस मान को चर a को निर्दिष्ट करता है। X? एक डेटालेस प्राप्त करता है।
  • जांच #X, प्राप्त को निष्पादित किए बिना चैनल X पर प्रतीक्षा कर रहा मान लौटाता है।
  • समकालिक रचना S * T एक ही समय में प्रक्रिया खंड S और T को निष्पादित करता है।
  • आंतरिक समानांतर रचना S, T किसी भी क्रम में प्रक्रिया खंड S और Tको निष्पादित करता है।
  • आनुक्रमिक रचना S; T ,T के बाद प्रक्रिया खंड S को निष्पादित करता है।
  • समानांतर रचना S || T किसी भी क्रम में प्रक्रिया खंड S और T को निष्पादित करता है। यह कार्यात्मक रूप से आंतरिक समानांतर संरचना के समतुल्य है लेकिन कम प्राथमिकता के साथ है।
  • नियतात्मक चयन [G0 -> S0[]G1 -> S1[]...[]Gn -> Sn] विकल्प को उपयोजित करता है जिसमें G0,G1,...,Gn गार्ड हैं जो डेटालेस बूलियन अभिव्यक्ति या डेटा अभिव्यक्ति हैं जिन्हें मान्यता जांच का उपयोग करके स्पष्ट रूप से संचक किया गया और S0,S1,...,Sn प्रक्रिया का खंड है। नियतात्मक चयन तब तक प्रतीक्षा करता है जब तक कि गार्डों में से एक Vdd का मूल्यांकन नहीं कर लेता, फिर गार्ड से संबंधित प्रक्रिया खंड को निष्पादित करने के लिए आगे बढ़ता है। यदि दो गार्ड एक ही समय अवधि के दौरान Vdd का मूल्यांकन करते हैं, तो एक त्रुटि उत्पन्न होती है।[G] [G -> skip]के लिए आशुलिपि और केवल प्रतीक्षा उपयोजित है।
  • गैर-नियतात्मक चयन [G0 -> S0:G1 -> S1:...:Gn -> Sn] नियतात्मक चयन के समान है, इसके अलावा एक से अधिक गार्ड को Vdd का मूल्यांकन करने की अनुमति है। केवल Vdd का मूल्यांकन करने वाले पहले गार्ड से जुड़े प्रक्रिया खंड को निष्पादित किया जाता है।
  • पुनरावृत्ति *[G0 -> S0[]G1 -> S1[]...[]Gn -> Sn] या *[G0 -> S0:G1 -> S1:...:Gn -> Sn]संबंधित चयन कथनों के समान है, इसके अलावा क्रिया पुनरावृत्ति होती है जबकि कोई भी गार्ड Vdd का मूल्यांकन करता है। *[S] *[Vdd -> S]के लिए आशुलिपि और अनंत पुनरावृत्ति को उपयोजित करता है।

हस्त प्रकंपी प्रसार (एचएसई)

हस्त प्रकंपी प्रसार सीएचपी का एक उपसमूह है जिसमें चैनल प्रोटोकॉल को गार्ड और समनुदेशन में विस्तारित किया जाता है और केवल डेटालेस संचालक को अनुमति दी जाती है। यह क्यूडीआई परिपथ के संश्लेषण की दिशा में एक मध्यवर्ती प्रतिनिधित्व है।

पेट्री नेट (पीएन)

Main article: पेट्री नेट

पेट्री नेट (पीएन) क्यूडीआई परिपथ के लिए एक निदर्श के रूप में उपयोग किए जाने वाले स्थानों और परिवर्तनों का एक द्विदलीय आरेख है। पेट्री नेट में परिवर्तन परिपथ में नोड्स पर वोल्टेज परिवर्तन का प्रतिनिधित्व करता है। स्थान परिवर्तनों के मध्य आंशिक अवस्थाओं का प्रतिनिधित्व करता हैं। किसी स्थान के आंतरिक एक टोकन प्रणाली की वर्तमान स्थिति की पहचान करने वाले प्रोग्राम काउंटर के रूप में कार्य करता है और पेट्री नेट में एक साथ कई टोकन उपस्तिथ हो सकते हैं। हालाँकि, क्यूडीआई परिपथ के लिए एक ही स्थान पर एकाधिक टोकन एक त्रुटि है।

जब किसी परिवर्तन में प्रत्येक इनपुट स्थान पर टोकन होता हैं, तो वह परिवर्तन सक्षम हो जाता है। जब परिवर्तन सक्रिय होता है, तो इनपुट स्थानों से टोकन अलग कर दिया जाता है और सभी आउटपुट स्थानों पर नए टोकन बनाए जाते हैं। इसका अर्थ यह है कि एक परिवर्तन जिसमें कई आउटपुट स्थान हैं, एक समानांतर विभाजन है और कई इनपुट स्थानों वाला एक परिवर्तन एक समानांतर विलय है। यदि किसी स्थान पर एकाधिक आउटपुट परिवर्तन हैं, तो उनमें से कोई भी परिवर्तन सक्रिय हो सकता है। हालाँकि, ऐसा करने से टोकन उस स्थान से अलग हो जाता है और किसी अन्य परिवर्तन को सक्रिय होने से प्रतिबंध करता है। यह चयन को प्रभावी प्रकार से क्रियान्वित करता है। इसलिए, एकाधिक आउटपुट परिवर्तन वाला स्थान एक सशर्त विभाजन है और एकाधिक इनपुट परिवर्तन वाला स्थान एक सशर्त विलय है।

घटना-नियम प्रणाली (ईआर)

घटना-नियम प्रणाली (ईआर) पेट्री नेट कार्यक्षमता के एक प्रतिबंधित उपसमूह को उपयोजित करने के लिए एक समान संकेतन का उपयोग करते हैं जिसमें परिवर्तन और आर्क होता हैं, लेकिन कोई स्थान नहीं होता है। इसका अर्थ यह है कि अर्ध रेखा ईआर प्रणाली में विकल्प का अभाव है, जैसा कि पेट्री नेट में सशर्त विभाजन और विलय द्वारा कार्यान्वित किया जाता है और सशर्त विलय द्वारा कार्यान्वित किया जाता है। अर्ध रेखा ईआर प्रणाली भी फीडबैक की अनुमति नहीं देती है।

जबकि पेट्री नेट का उपयोग परिपथ तर्क को निदर्श करने के लिए किया जाता है, एक ईआर प्रणाली परिपथ के समय और निष्पादन ट्रेस को निदर्श करता है, प्रत्येक परिवर्तन की देरी और निर्भरता को रिकॉर्ड करता है। इसका उपयोग सामान्यतः यह निर्धारित करने के लिए किया जाता है कि प्रणाली में उपकरणों के आकार को अनुकूलित करते हुए, कौन से गेट तेज़ होने चाहिए और कौन से गेट धीमे हो सकते हैं।[sizing 1] 

दोहराए जाने वाले घटना-नियम प्रणाली (आरईआर) ट्रेस को वापस मोड़कर, टिक मार्क के साथ गुना बिंदु को चिह्नित करके फीडबैक जोड़ते हैं।[sizing 1]विस्तारित घटना-नियम प्रणाली (एक्सईआर) विच्छेदन जोड़ते हैं।[sizing 2]

उत्पादन नियम समुच्चय (पीआरएस)

Main article: उत्पादन (कंप्यूटर विज्ञान)

एक उत्पादन नियम क्यूडीआई परिपथ में गेट के पुल-अप या पुल-डाउन नेटवर्क को निर्दिष्ट करता है और वाक्यविन्यास G -> S का अनुसरण करता है जिसमें G एक गार्ड है जैसा कि ऊपर वर्णित है और S समानांतर में एक या अधिक डेटालेस समनुदेशन है जैसा कि ऊपर वर्णित है। गार्ड द्वारा आवृत नहीं किए गए स्थिति में, यह माना जाता है कि निर्दिष्ट नोड्स अपने पूर्व स्थिति में बने रहते है। इसे कमजोर या संयोजन फीडबैक (लाल रंग में दिखाया गया) के स्टैटिकाइज़र का उपयोग करके प्राप्त किया जा सकता है। सबसे मूलभूत उदाहरण c-तत्व है जिसमें गार्ड उन स्थिति को आवरण नहीं करते हैं जहां A और B समान मूल्य नहीं हैं।

सीएमओएस नंद गेट 
A & B -> Out-
~A | ~B -> Out+
कमजोर फीडबैक वाला सीएमओएस C-तत्व 
A & B -> _O-
~A & ~B -> _O+
_O -> O-
~_O -> O+
संयोजन फीडबैक के साथ सीएमओएस C-तत्व 
A & B -> _O-
~A & ~B -> _O+
_O -> O-
~_O -> O+

संश्लेषण

डेटालेस कमजोर प्रतिबंध अर्ध बफर 
Re & Lr -> _Rr- ~_आरआर -> आरआर+  आरआर -> ले-  ~रे और ~एलआर -> _आरआर+ _आरआर -> आरआर-  ~आरआर -> ले+ </पूर्व>
डेटालेस पूर्वघान अर्ध बफर 
en & Lr -> _Rr- ~_आरआर -> आरआर+  एलआर और आरआर -> _एलवी- ~_लव ->लव+ लव -> द- ~ले और ~रे -> _एन+ _एन -> एन-  ~en -> _Rr+ _आरआर -> आरआर-  ~एलआर और ~आरआर -> _एलवी+ _लव ->लव- ~लव -> द+ द एंड रे -> _एन- ~_en -> en+ </पूर्व>

क्यूडीआई परिपथ के निर्माण के लिए कई तकनीकें हैं, लेकिन उन्हें सामान्यतः दो योजना में वर्गीकृत किया जा सकता है।

औपचारिक संश्लेषण

औपचारिक संश्लेषण का आरंभ 1991 में एलेन मार्टिन द्वारा किया गया था।[synthesis 2] इस पद्धति में क्रमिक कार्यक्रम परिवर्तन करना सम्मिलित है जो कार्यक्रम की शुद्धता बनाए रखने के लिए सिद्ध होता हैं। इन परिवर्तनों का लक्ष्य मूल अनुक्रमिक कार्यक्रम को संचार प्रक्रिया के समानांतर समुच्चय में परिवर्तित करना है जो प्रत्येक को एक पाइपलाइन स्तर में अच्छी तरह से मानचित्र करता है। संभावित परिवर्तनों में सम्मिलित हैं: * प्रक्षेप एक प्रक्रिया को विभाजित करता है जिसमें चर के असमान, गैर-अंतःक्रियात्मक समुच्चय होते हैं, जो प्रति समुच्चय एक अलग प्रक्रिया में होते हैं। [synthesis 3] *प्रक्रिया अपघटन एक प्रक्रिया को न्यूनतम अंतःक्रियात्मक चर समुच्चयों के साथ प्रति समुच्चय एक अलग प्रक्रिया में विभाजित करता है जिसमें प्रत्येक प्रक्रिया दूसरे से केवल आवश्यक रूप से चैनलों के माध्यम से संचार करती है। * स्लैक मिलान में समग्र साद्यांत को बढ़ाने के लिए दो संचार प्रक्रियाओं के मध्य पाइपलाइन स्तर को जोड़ना सम्मिलित है। [synthesis 4] एक बार जब प्रोग्राम छोटी संचार प्रक्रियाओं के एक समुच्चय में विघटित हो जाता है, तो इसे हस्त प्रकंपी प्रसार (एचएसई) में विस्तारित किया जाता है। चैनल क्रियाओं को उनके घटक प्रोटोकॉल में विस्तारित किया जाता है और मल्टी-बिट संचालक को उनके परिपथ कार्यान्वयन में विस्तारित किया जाता है। निर्भरता की संख्या को कम करके परिपथ कार्यान्वयन को अनुकूलित करने के लिए इन एचएसई में पुनर्गठन किया जाता है।[synthesis 5] एक बार जब पुनर्गठन का निर्णय हो जाता है, तो पूर्ण स्थिति एन्कोडिंग के लिए परिपथ स्थिति को स्पष्ट करने के लिए स्थिति चर जोड़े जाते हैं।[synthesis 6] इसके बाद, उत्पादन नियमों का निर्माण करते हुए, प्रत्येक सिग्नल समनुदेशन के लिए न्यूनतम गार्ड प्राप्त किए जाते हैं। ऐसा करने के लिए कई प्रकार हैं जिनमें गार्ड प्रबलन, गार्ड को कमजोर करना और अन्य सम्मिलित हैं।[synthesis 2] इस बिंदु पर उत्पादन नियम आवश्यक रूप से CMOS कार्यान्वयन योग्य नहीं हैं, इसलिए बबल पुनर्गठन इसे ऐसा करने के प्रयास में परिपथ के चारों ओर सिग्नल व्युत्क्रमण कर देता है। हालाँकि, बबल पुनर्गठन के सफल होने की गारंटी नहीं है। यह वह जगह है जहां परमाणु सम्मिश्र द्वार सामान्यतः स्वचालित संश्लेषण कार्यक्रमों में उपयोग किए जाते हैं।

सिंटेक्स निर्देशित अनुवाद

दूसरी योजना, वाक्यविन्यास निर्देशित अनुवाद, पहली बार 1988 में स्टीवन बर्न्स द्वारा प्रस्तावित की गई थी। यह प्रत्येक सीएचपी वाक्यविन्यास को हाथ से संकलित परिपथ टेम्पलेट में मानचित्रण करके परिपथ प्रदर्शन की कीमत पर एक सरल दृष्टिकोण है।[synthesis 7] इस विधि का उपयोग करके क्यूडीआई परिपथ को संश्लेषित करना प्रोग्राम द्वारा निर्धारित नियंत्रण प्रवाह को सख्ती से उपयोजित करता है। इसे बाद में PHILIPS ने टैनग्राम के कार्यान्वयन में अपनाया है। परिपथ टेम्प्लेट का उपयोग करने वाले स्टीवन बर्न्स के दृष्टिकोण के विपरीत, टेंग्राम ने वाक्यविन्यास को मानक सेल के एक सख्त समुच्चय में मानचित्रण किया, जिससे लेआउट के साथ-साथ संश्लेषण की सुविधा भी हुई है।[synthesis 8]

टेम्पलेटेड संश्लेषण

1998 में एंड्रयू लाइन्स द्वारा प्रस्तावित किया गया एक हाइब्रिड दृष्टिकोण औपचारिक संश्लेषण की तरह अनुक्रमिक विनिर्देश को समानांतर विनिर्देशों में बदल देता है, लेकिन फिर वाक्यविन्यास-निर्देशित अनुवाद के समान उन समानांतर प्रक्रियाओं को उपयोजित करने के लिए पूर्वनिर्धारित पाइपलाइन टेम्पलेट्स का उपयोग करते है।[synthesis 9] एंड्रयू ने तीन कुशल तर्क वर्ग या पुनर्गठन की रूपरेखा तैयार की है।

कमजोर स्थिति अर्ध बफर (डब्ल्यूसीएचबी)

कमजोर स्थिति अर्ध बफर (डब्ल्यूसीएचबी) 10 परिवर्तन पाइपलाइन चक्र (या अर्ध चक्र समय धारणा का उपयोग करके 6) के साथ तर्क वर्ग में सबसे सरल और सबसे तीव्र है। हालाँकि, यह सरल संगणनाओं तक भी सीमित है क्योंकि अधिक सम्मिश्र संगणनाओं के लिए फॉरवर्ड ड्राइवर के पुल-अप नेटवर्क में ट्रांजिस्टर की लंबी श्रृंखला की आवश्यकता होती है। अधिक सम्मिश्र गणनाओं को सामान्यतः सरल स्तर में विभाजित किया जा सकता है या पूर्वघान वर्ग में से किसी एक के साथ सीधे नियंत्रित किया जा सकता है। WCHB एक अर्ध बफर है जिसका अर्थ है कि एक पाइपलाइनN स्तर की पाइपलाइन में एक बार में अधिकतम N/2 टोकन हो सकते हैं। ऐसा इसलिए है क्योंकि आउटपुट अनुरोधRr के पुनःनियोजन को इनपुट Lr के पुनःनियोजन होने तक प्रतीक्षा करनी होती है।

पूर्वघान अर्ध बफर (पीसीएचबी)

पूर्वघान हाफ बफर (पीसीएचबी) अधिक सम्मिश्र संगणनात्मक पाइपलाइन स्तर को उपयोजित करने के लिए डॉमिनो तर्क का उपयोग करते है। यह लंबी पुल-अप नेटवर्क समस्या को दूर करता है, लेकिन इनपुट डेटा पर एक आइसोक्रोनिक फोर्क भी प्रस्तावित करता है जिसे बाद में चक्र में हल किया जाता है। इसके कारण पाइपलाइन चक्र 14 परिवर्तन लंबी हो जाती है (या अर्ध-चक्र समय धारणा 10 का उपयोग करके)।

पूर्वघान पूर्ण बफर (पीसीएफबी)

पूर्वघान पूर्ण बफ़र्स (पीसीएफबी) पीसीएचबी के समान हैं, लेकिन पूर्ण बफ़रिंग को उपयोजित करने के लिए पुनर्गठन के पुनःनियोजन अवस्था को समायोजित करता है। इसका अर्थ है कि N पीसीएफबी स्तर की पाइपलाइन में एक बार में अधिकतमNटोकन हो सकता हैं। इसका कारण आउटपुट अनुरोध Rrका पुनःनियोजन इनपुट Lrके पुनःनियोजन से पहले होने की अनुमति है।

सत्यापन

परीक्षण, आवरण आदि की सामान्य सत्यापन तकनीकों के साथ, परिपथ से सीएचपी विनिर्देश प्राप्त करने के लिए औपचारिक संश्लेषण प्रक्रिया को प्रतिलोम कर क्यूडीआई परिपथ को औपचारिक रूप से सत्यापित किया जा सकता है। शुद्धता विशिष्ट करने के लिए इस सीएचपी विनिर्देश की तुलना मूल से की जा सकती है। [verification 1][verification 2]

संदर्भ

संश्लेषण

  1. ↑ Tse, Jonathan; Hill, Benjamin; Manohar, Rajit (May 2013). "A Bit of Analysis on Self-Timed Single-Bit On-Chip Links" (PDF). 2013 IEEE 19th International Symposium on Asynchronous Circuits and Systems. Proceedings of the 19th IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC). pp. 124–133. CiteSeerX 10.1.1.649.294. doi:10.1109/ASYNC.2013.26. ISBN 978-1-4673-5956-6. S2CID 11196963.
  2. ↑ Jump up to: 2.0 2.1 2.2 Martin, Alain (1991). Synthesis of Asynchronous VLSI Circuits (PDF) (Report). California Institute of Technology.
  3. ↑ Manohar, Rajit; Lee, Tak-Kwan; Martin, Alain (1999). "Projection: A synthesis technique for concurrent systems". Proceedings. Fifth International Symposium on Advanced Research in Asynchronous Circuits and Systems (PDF). pp. 125–134. CiteSeerX 10.1.1.49.2264. doi:10.1109/ASYNC.1999.761528. ISBN 978-0-7695-0031-7. S2CID 11051137. {{cite book}}: |journal= ignored (help)
  4. ↑ Manohar, Rajit; Martin, Alain J. (1998-06-15). Slack elasticity in concurrent computing (PDF). pp. 272–285. CiteSeerX 10.1.1.396.2277. doi:10.1007/bfb0054295. ISBN 9783540645917. {{cite book}}: |journal= ignored (help)
  5. ↑ Manohar, R. (2001). "An analysis of reshuffled handshaking expansions" (PDF). Proceedings Seventh International Symposium on Asynchronous Circuits and Systems. ASYNC 2001. pp. 96–105. CiteSeerX 10.1.1.11.55. doi:10.1109/async.2001.914073. ISBN 978-0-7695-1034-7. S2CID 5156531. Archived from the original (PDF) on 2017-10-14.
  6. ↑ Cortadella, J.; Kishinevsky, M.; Kondratyev, A.; Lavagno, L.; Yakovlev, A. (March 1996). "Complete state encoding based on the theory of regions". Proceedings Second International Symposium on Advanced Research in Asynchronous Circuits and Systems (PDF). pp. 36–47. doi:10.1109/async.1996.494436. hdl:2117/129509. ISBN 978-0-8186-7298-9. S2CID 14297152.
  7. ↑ Burns, Steven; Martin, Alain (1988). "Syntax-Directed Translation of Concurrent Programs into Self-Timed Circuits" (PDF). California Institute of Technology. {{cite journal}}: Cite journal requires |journal= (help)
  8. ↑ Berkel, Kees van; Kessels, Joep; Roncken, Marly; Saeijs, Ronald; Schalij, Frits (1991). "The VLSI-programming language Tangram and its translation into handshake circuits" (PDF). Proceedings of the European Conference on Design Automation. IEEE Design Automation. pp. 384–389. doi:10.1109/EDAC.1991.206431. S2CID 34437785.
  9. ↑ Lines, Andrew (1998). "Pipelined Asynchronous Circuits" (PDF) (M.S.). California Institute of Technology. doi:10.7907/z92v2d4z. {{cite journal}}: Cite journal requires |journal= (help)

समय

  1. ↑ Jump up to: 1.0 1.1 1.2 Martin, Alain J. (1990). "The Limitations to Delay-Insensitivity in Asynchronous Circuits" (PDF). Sixth MIT Conference on Advanced Research in VLSI. MIT Press.
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  4. ↑ Jump up to: 4.0 4.1 Keller, S.; Katelman, M.; Martin, A. J. (May 2009). "A Necessary and Sufficient Timing Assumption for Speed-Independent Circuits". 2009 15th IEEE Symposium on Asynchronous Circuits and Systems (PDF). pp. 65–76. doi:10.1109/async.2009.27. ISBN 978-0-7695-3616-3. S2CID 6612621.
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  6. ↑ Meng, T. H. Y.; Brodersen, R. W.; Messerschmitt, D. G. (November 1989). "Automatic synthesis of asynchronous circuits from high-level specifications". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 8 (11): 1185–1205. doi:10.1109/43.41504. ISSN 0278-0070.
  7. ↑ Pastor, E.; Cortadella, J.; Kondratyev, A.; Roig, O. (November 1998). "Structural methods for the synthesis of speed-independent circuits" (PDF). IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 17 (11): 1108–1129. doi:10.1109/43.736185. hdl:2117/125785. ISSN 0278-0070.
  8. ↑ Stevens, K. S.; Ginosar, R.; Rotem, S. (February 2003). "Relative timing" (PDF). IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 11 (1): 129–140. doi:10.1109/tvlsi.2002.801606. ISSN 1063-8210.
  9. ↑ Manoranjan, J. V.; Stevens, K. S. (May 2016). "Qualifying Relative Timing Constraints for Asynchronous Circuits". 2016 22nd IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC) (PDF). pp. 91–98. doi:10.1109/async.2016.23. ISBN 978-1-4673-9007-1. S2CID 6239093.

सत्यापन

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  2. ↑ Longfield, Stephen; Nkounkou, Brittany; Manohar, Rajit; Tate, Ross (2015). "Preventing glitches and short circuits in high-level self-timed chip specifications". Proceedings of the 36th ACM SIGPLAN Conference on Programming Language Design and Implementation (PDF). PLDI '15. New York, NY, USA: ACM. pp. 270–279. doi:10.1145/2737924.2737967. ISBN 9781450334686. S2CID 6363535.

आकार

  1. ↑ Jump up to: 1.0 1.1 Burns, Steven (1991). Performance Analysis and Optimization of Asynchronous Circuits (Ph.D.). California Institute of Technology.
  2. ↑ Lee, Tak-Kwan (1995). A General Approach to Performance Analysis and Optimization of Asynchronous Circuits (Ph.D.). Defense Technical Information Center.[dead link]

लेआउट

  1. ↑ Karmazin, R.; Longfield, S.; Otero, C. T. O.; Manohar, R. (May 2015). "Timing Driven Placement for Quasi Delay-Insensitive Circuits". 2015 21st IEEE International Symposium on Asynchronous Circuits and Systems (PDF). pp. 45–52. doi:10.1109/async.2015.16. ISBN 978-1-4799-8716-0. S2CID 10745504.

चिप्स

  1. ↑ Martin, Alain; Burns, Steven; Lee, Tak-Kwan (1989). "The design of an asynchronous microprocessor". ACM SIGARCH Computer Architecture News. 17 (4): 99–110. doi:10.1145/71317.1186643.
  2. ↑ Nanya, T.; Ueno, Y.; Kagotani, H.; Kuwako, M.; Takamura, A. (Summer 1994). "TITAC: design of a quasi-delay-insensitive microprocessor" (PDF). IEEE Design and Test of Computers. 11 (2): 50–63. doi:10.1109/54.282445. ISSN 0740-7475. S2CID 9351043.
  3. ↑ Takamura, A.; Kuwako, M.; Imai, M.; Fujii, T.; Ozawa, M.; Fukasaku, I.; Ueno, Y.; Nanya, T. (October 1997). "TITAC-2: An asynchronous 32-bit microprocessor based on scalable-delay-insensitive model". Proceedings International Conference on Computer Design VLSI in Computers and Processors (PDF). pp. 288–294. CiteSeerX 10.1.1.53.7359. doi:10.1109/iccd.1997.628881. ISBN 978-0-8186-8206-3. S2CID 14119246. Archived from the original (PDF) on 2017-10-14.

बाहरी संबंध

उपकरण

* "पेट्रीफाई: पेट्री नेट और एसिंक्रोनस सर्किट के संश्लेषण के लिए एक उपकरण". UPC/DAC VLSI CAD Group. Retrieved 6 October 2017. * Fang, David. "पदानुक्रमित अतुल्यकालिक सर्किट कंपाइलर टूलकिट". Retrieved 6 October 2017. * "बाल्सा अतुल्यकालिक संश्लेषण प्रणाली". GitHub. Retrieved 6 October 2017. * Manohar, Rajit. "ACT भाषा और मुख्य उपकरण". GitHub. Retrieved 14 February 2020. * Bingham, Ned (14 February 2020). "एचएसई सिम्युलेटर". GitHub. Retrieved 14 February 2020.

ट्यूटोरियल

* सेल्फ टाइम्ड परिपथ का परिचय (Template:Cite वेब, "स्लाइड"., "वीडियो". YouTube.) * ASYNC 2022 समर स्कूल (Template:Cite वेब) * येल में सिलिकॉन संकलन (Template:Cite वेब) श्रेणी:विद्युत परिपथ

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